半導体装置及びその製造方法

Inventor：
Applicant, Patent owner：
Agent (1)：伊藤洋二 (外2名)
Gazette classification：公開公報
Application number (International application number)：2000079346
Publication number (International publication number)：2001267575
Application date： Mar. 16, 2000
Publication date： Sep. 28, 2001
Summary：

【要約】【課題】パワーMOSFETと共に周辺素子を形成する場合に、パワーMOSFETの製造工程と周辺素子の形成工程を兼用できるようにする。【解決手段】 n-型ドリフト領域1c、p型ベース領域2、及びn+型ソース領域3の形成時に、n-型ウェル層11、p型ベース領域12、及びn+型領域13も同時に形成する。また、トレンチ5の形成時にトレンチ14、15も形成しておき、ゲート酸化膜6の形成のための熱酸化時にゲート酸化膜16及び酸化膜18が形成されるようにし、ゲート電極7の形成時にゲート電極17が同時に形成されるようにする。このようにすれば、パワーMOSFETの製造工程と周辺素子の製造工程とを兼用することができ、半導体装置の製造工程の簡略化を図ることができる。

Claim (excerpt)：

主表面(1a)と裏面(1b)とを有してなる第1導電型の半導体基板(1)にパワーMOSFETと周辺素子とが形成される半導体装置であって、前記パワーMOSFETとして、前記半導体基板の主表面から該半導体基板の垂直方向に延設された第1導電型のドリフト領域(1c)と、前記ドリフト領域内に形成され、前記主表面から垂直方向に延設された第2導電型のベース領域(2)と、前記ベース領域内に形成され、前記主表面から垂直方向に延設された第1導電型のソース領域(3)と、前記主表面から掘られ、前記主表面から垂直方向に延設されていると共に、前記ソース領域から前記ベース領域を貫通するように形成されたトレンチ(5)と、前記トレンチの表面に形成されたゲート絶縁膜(6)と、前記ゲート絶縁膜の表面に形成されたゲート電極(7)とを備えた第1導電型チャネルタイプのMOSFETを有し、前記周辺素子として、前記半導体基板の主表面から該半導体基板の垂直方向に延設された第1導電型のウェル層(11)と、前記ウェル層内に形成され、前記主表面から垂直方向に延設された第2導電型のベース領域(12)と、前記ベース領域内に形成され、前記主表面から垂直方向に延設された第1導電型の半導体領域(13)と、前記主表面から掘られ、前記主表面から垂直方向に延設されていると共に、前記半導体領域をソース領域(13a)とドレイン領域(13b)とに分割するトレンチ(14)と、前記トレンチの表面に形成されたゲート絶縁膜(16)と、前記ゲート絶縁膜の表面に形成されたゲート電極(17)と、を備えた第1導電型チャネルタイプのMOSFETを有していることを特徴とする半導体装置。

IPC (6)：

H01L 29/78 656 , H01L 29/78 , H01L 29/78 652 , H01L 29/78 653 , H01L 21/8234 , H01L 27/088

FI (6)：

H01L 29/78 656 G , H01L 29/78 656 D , H01L 29/78 652 S , H01L 29/78 653 A , H01L 29/78 653 B , H01L 27/08 102 A

F-Term (13)：

5F048AA09 , 5F048AB10 , 5F048AC03 , 5F048AC06 , 5F048BA01 , 5F048BB05 , 5F048BB19 , 5F048BB20 , 5F048BC03 , 5F048BD05 , 5F048BD06 , 5F048BE10 , 5F048CB06

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