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J-GLOBAL ID：200903012640953903

薄膜トランジスタの製造方法

Inventor： 後藤 康正 ,  瀬戸 俊祐 ,  川久 慶人
Applicant, Patent owner： 株式会社東芝
Agent (1)： 則近 憲佑
Gazette classification：公開公報
Application number (International application number)：1994025800
Publication number (International publication number)：1995235680
Application date： Feb. 24, 1994
Publication date： Sep. 05, 1995
Summary：

【要約】【目的】 製造工程を煩雑化することなしに、低リーク電流のTFTを提供する。【構成】 多結晶シリコンをチャネルに有するトップゲート型薄膜トランジスタにおいて、ソース・ドレイン領域にイントリンシック領域、低不純物濃度領域、高不純物濃度領域を有する薄膜トランジスタをゲート電極を同一のマスクを用いて、2回のエッチング工程と、1回の不純物注入工程で形成する薄膜トランジスタの製造方法。

Claim (excerpt)：

絶縁基板上に半導体層を形成する工程と、この半導体層上に底面が広がったゲート電極を形成する工程と、このゲート電極をマスクとして前記半導体層に不純物を導入しソース・ドレイン領域形成する工程と、前記ゲート電極の側面をエッチングする工程とを具備することを特徴とする薄膜トランジスタの製造方法。

IPC (3)：

H01L 29/786 ,  H01L 21/336 ,  H01L 21/265

FI (3)：

H01L 29/78 311 P ,  H01L 21/265 G ,  H01L 29/78 311 G

Patent cited by the Patent：

Cited by examiner (3)

• 特開平4-323876
  
• 特開昭58-204570
  
• 薄膜半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願平5-293851   Applicant：富士ゼロックス株式会社