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J-GLOBAL ID：200903012726635815

トレンチ記憶キャパシタ上に積層したアクセス・トランジスタを有する折返しビット線超高集積度ダイナミック・ランダム・アクセス・メモリおよびその製造方法

Inventor： ソン・ホー・ドン ,  ウェイ・フワン ,  ルイス・マディソン・ターマン ,  マシュー・アール・ワードマン
Applicant, Patent owner： インターナショナル・ビジネス・マシーンズ・コーポレイション
Agent (1)： 頓宮 孝一 (外4名)
Gazette classification：公開公報
Application number (International application number)：1992150932
Publication number (International publication number)：1993198772
Application date： Jun. 10, 1992
Publication date： Aug. 06, 1993
Summary：

【要約】 (修正有)【目的】 超高集積度のダイナミック・ランダム・アクセス・メモリ構造を提供する。【構成】 トレンチ・キャパシタ102と平面構成のアクセス・トランジスタ112、114とを有する、折返しビット線DRAMセルが提供される。アクセス・トランジスタ112、114は、キャパシタ102の上に積層され、これに接続された第1の端子を有する。このアクセス・トランジスタは、平面配向のゲート126、128を含んでいる。第1のワード線136は、ゲートと接触する副表面と、ゲートに直交する主表面を有する。ゲートに隣接して絶縁ペデスタル140が設けられ、ペデスタル上に第1のワード線に平行な主表面を有するパッシング・ワード線138が設けられる。他の実施例では、折返しビット線DRAMセルは、1つの端子がトレンチ・キャパシタへの接点の上側延長部分上に形成された、垂直配向のアクセス・トランジスタを含んでいる。

Claim (excerpt)：

複数のトレンチ・キャパシタを埋め込んだ平坦な主表面を有する基板と、少なくとも1つの上記キャパシタの上に積層され、上記平坦な主表面に平行に構成された少なくとも第1と第2の端子を有し、上記第1の端子が上記トレンチ・キャパシタに接続された、アクセス・トランジスタと、上記第1の端子と第2の端子の間に上記平坦な主表面に平行に設けた、上記トランジスタ用のゲートと、上記ゲートと接触する副表面と、上記ゲートと直交する主表面とを有する、第1のワード線と、上記ゲートに隣接する絶縁ペデスタルと、上記ペデスタル上に設けられ、上記第1のワード線の主表面に平行な主表面を有するパッシング・ワード線とを有する、折返しビット線DRAMセル。

IPC (2)：

H01L 27/108 ,  H01L 27/04

Patent cited by the Patent：

Cited by examiner (1)

• 特開昭63-127564