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J-GLOBAL ID：200903012954421949

トレンチゲート型半導体装置およびその製造方法

Inventor： 松浦 伸悌 ,  矢ノ倉 栄二 ,  宮口 泰之 ,  林 初男
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 秋田 収喜
Gazette classification：公開公報
Application number (International application number)：1999198531
Publication number (International publication number)：2001024193
Application date： Jul. 13, 1999
Publication date： Jan. 26, 2001
Summary：

【要約】【課題】 トレンチゲート型半導体装置において、エピタキシャル層を薄くし、オン抵抗を低減する。【解決手段】 半導体基板の第1主面上に形成された第1導電型のエピタキシャル層と、該エピタキシャル層表面に形成された第2導電型のチャネル層と、該チャネル層の周囲に形成された、前記チャネル層より不純物濃度の高い第2導電型のウェル層と、前記チャネル層を貫通して前記エピタキシャル層中に突出した第1の溝と、前記ウェル層に形成されたゲート引き出し用の第2の溝と、前記第1の溝および第2の溝の内部に、ゲート絶縁膜を介して形成されたゲート電極と、前記チャネル層の表面に、前記第1の溝と接するように形成された第1導電型のソース拡散層とを有するトレンチゲート型半導体装置において、前記第2の溝は、前記ウェル層を貫通して前記エピタキシャル層中に突出しており、該突出した部分の突出距離が、前記第1の溝の前記エピタキシャル層中に突出した部分の突出距離より小さいトレンチゲート型半導体装置である。

Claim (excerpt)：

半導体基板の第1主面上に形成された第1導電型のエピタキシャル層と、該エピタキシャル層表面に形成された第2導電型のチャネル層と、該チャネル層の周囲に形成された、前記チャネル層より不純物濃度の高い第2導電型のウェル層と、前記チャネル層を貫通して前記エピタキシャル層中に突出した第1の溝と、前記ウェル層に形成されたゲート引き出し用の第2の溝と、前記第1の溝および第2の溝の内部に、ゲート絶縁膜を介して形成されたゲート電極と、前記チャネル層の表面に、前記第1の溝と接するように形成された第1導電型のソース拡散層とを有するトレンチゲート型半導体装置であって、前記第2の溝は、前記ウェル層を貫通して前記エピタキシャル層中に突出しており、該突出した部分の突出距離(突出長さ)が、前記第1の溝の前記エピタキシャル層中に突出した部分の突出距離(突出長さ)より小さいことを特徴とするトレンチゲート型半導体装置。

IPC (2)：

H01L 29/78 ,  H01L 21/336

FI (5)：

H01L 29/78 652 K ,  H01L 29/78 652 N ,  H01L 29/78 653 C ,  H01L 29/78 655 F ,  H01L 29/78 658 G