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J-GLOBAL ID：200903013052516196

半導体装置

Inventor：
藤田 耕一郎

About 藤田 耕一郎

, 
ジョン・トワイナム

About ジョン・トワイナム


Applicant, Patent owner：
シャープ株式会社

About シャープ株式会社


Agent (1)： 清水 敏
Gazette classification：公開公報
Application number (International application number)：2005353141
Publication number (International publication number)：2007158149
Application date： Dec. 07, 2005
Publication date： Jun. 21, 2007
Summary：
【課題】 生産コストの削減並びに接触抵抗及び寄生容量の低減を実現する半導体装置を作製する。【解決手段】 第1領域、第2領域、及びそれらを分離する所定の高さの第3領域からなる主表面を有する第1半導体層50と、第1半導体層50上に形成され、それとは異なる格子定数を持つ第2半導体層52とを含み、第1半導体層50及び第2半導体層52の第3領域部分は、第1領域との境界に第1凹凸部及び第2領域との境界に第2凹凸部を有し、さらに、第1半導体層50上の第1領域と第3領域との境界部分に第1凹凸部と相補的な形状を持つ側部を有する第1電極56と、第1半導体層50上の第2領域と第3領域との境界部分に第2凹凸部と相補的な形状を持つ側部を有する第2電極58とを含む。【選択図】 図2
Claim (excerpt)：
半導体で形成される半導体装置であって、 第1の領域、前記第1の領域とは分離された第2の領域、及び前記第1の領域と前記第2の領域とを分離する所定の高さを持つ第3の領域からなる主表面を有する第1の半導体で形成された第1の半導体層と、 前記主表面上の前記第3の領域上に形成され、前記第1の半導体とは異なる格子定数を持つ第2の半導体からなる第2の半導体層とを含み、 前記第1の半導体層及び前記第2の半導体層の、前記第3の領域部分は、前記第1の領域との境界に所定形状の第1の凹凸部を、前記第2の領域との境界に所定形状の第2の凹凸部を、それぞれ有し、 前記半導体装置はさらに、 前記第1の領域上に前記第3の領域と接するように形成されており、前記第3の領域との境界部分に、前記第1の凹凸部と相補的な形状を持つ様に形成された側部を有する第1の電極と、 前記第2の領域上に前記第3の領域と接するように形成されており、前記第3の領域との境界部分に、前記第2の凹凸部と相補的な形状を持つ様に形成された側部を有する第2の電極とを含む、半導体装置。
IPC (6)：
H01L 29/812 ,  H01L 29/778 ,  H01L 21/338 ,  H01L 21/28 ,  H01L 29/41 ,  H01L 29/417
FI (4)：
H01L29/80 H ,  H01L21/28 301B ,  H01L29/44 L ,  H01L29/50 J
F-Term (34)：
4M104AA04 ,  4M104BB02 ,  4M104BB09 ,  4M104BB13 ,  4M104BB33 ,  4M104CC01 ,  4M104DD78 ,  4M104DD83 ,  4M104FF11 ,  4M104FF13 ,  4M104FF27 ,  4M104GG11 ,  4M104GG12 ,  4M104HH15 ,  5F102FA03 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GJ04 ,  5F102GJ10 ,  5F102GK08 ,  5F102GL04 ,  5F102GL05 ,  5F102GM04 ,  5F102GM06 ,  5F102GQ01 ,  5F102GS01 ,  5F102GT01 ,  5F102GT02 ,  5F102GT03 ,  5F102GT04 ,  5F102GV08
Patent cited by the Patent：
Cited by applicant (5)
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