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J-GLOBAL ID：200903013166548870

誘電体分離型半導体基板の製造方法

Inventor： 丹 沢 勝二郎 ,  小 島 勝 義 ,  宮 川 雅 文
Applicant, Patent owner： 株式会社東芝
Agent (1)： 佐藤 一雄 (外3名)
Gazette classification：公開公報
Application number (International application number)：1995004427
Publication number (International publication number)：1996195435
Application date： Jan. 13, 1995
Publication date： Jul. 30, 1996
Summary：

【要約】【目的】 平坦性の優れた誘電体分離型半導体基板の製造方法と、研磨を自動化する方法を提供する。【構成】 コロイダルシリカにアルコール系アミンを添加して希釈し、そのアルコール系アミンの濃度を1%から2%の範囲内とした研磨液と、JIS硬度規格が85以上の研磨布とを用いて、誘電体分離型半導体基板の素子形成領域となるポリシリコン層を研磨する。この際、研磨布の表面温度または研磨する側の半導体基板表面の温度が冷却することなしに60°Cを超えないよう維持しながら研磨を行う。また、研磨を開始してから3分以上経過した後、研磨する側の半導体基板表面の温度が最高温度に達してから3分以内に研磨を終了する。以上の方法により平坦性の優れた誘電体分離型半導体基板を得ることができ、研磨の終了を自動化することができる。

Claim (excerpt)：

半導体素子が形成される第一のシリコン基板に、前記第一のシリコン基板を支持して基台となる第二のシリコン基板を第一のシリコン酸化膜を介して直接接着により接合するシリコン基板接合工程と、前記第一のシリコン基板に素子形成領域を分離形成するために、前記第一のシリコン基板表面から前記第一のシリコン酸化膜に達する分離溝を形成する分離溝形成工程と、前記第一のシリコン基板の表面及び前記分離溝の表面にそれぞれ形成された酸化膜上に少なくとも前記分離溝を埋める程度にポリシリコン層を堆積するポリシリコン層堆積工程と、コロイダルシリカにアルコール系アミンを添加して希釈し、前記アルコール系アミンの濃度を1%から2%の範囲内とした研磨液と、JIS硬度規格が85以上の研磨布とを用いて、前記酸化膜上及び前記分離溝上に堆積された前記ポリシリコン層を研磨して前記素子形成領域を分離形成する研磨工程とを含むことを特徴とする誘電体分離型半導体基板の製造方法。

IPC (4)：

H01L 21/762 ,  H01L 21/304 321 ,  H01L 21/304 ,  H01L 27/12