Pat

J-GLOBAL ID：200903013268797190

MIS型トランジスタおよびその製造方法

Inventor： 大 脇 幸 人 ,  小 野 瑞 城 ,  野 口 充 宏 ,  高 島 大三郎 ,  西 山 彰
Applicant, Patent owner： 株式会社東芝
Agent (1)： 佐藤 一雄 (外3名)
Gazette classification：公開公報
Application number (International application number)：1999184386
Publication number (International publication number)：2000082814
Application date： Jun. 29, 1999
Publication date： Mar. 21, 2000
Summary：

【要約】【課題】 S/D拡散層抵抗の低減とゲート寄生容量の低減を動じ実現する。【解決手段】 MIS型トランジスタは、半導体基板1に形成されたソース・ドレイン領域(S/D拡散層)2の上面が半導体基板1におけるチャネル形成面7よりもゲート電極6側に位置すると共に、ソース・ドレイン領域2の上面がチャネル形成面7の上部側に設けられたゲート絶縁膜5とゲート電極6の境界面よりもチャネル形成面7側に位置している。このトランジスタは、半導体基板1の表面に選択的に溝4を形成し、この溝4内に堆積させたポリシリコン10をマスクにしてソースドレイン領域2となる不純物拡散層2a,2bを形成して高誘電体膜よりなるゲート絶縁膜5とゲート電極6とを積層形成しても良いし、先にポリシリコン10を選択的に形成してこれをマスクにして不純物拡散層2a,2bを嵩上げ形成してからゲート絶縁膜およびゲート電極を積層形成しても良い。

Claim (excerpt)：

半導体基板と、この基板上に形成されたソース・ドレイン領域と、このソース・ドレイン領域間のチャネル領域の上方に設けられたゲート電極と、を備えるMIS型トランジスタにおいて、前記半導体基板に形成された前記ソース・ドレイン領域の上面が前記半導体基板におけるチャネル形成面よりもゲート電極側に位置すると共に、前記ソース・ドレイン領域の上面が前記チャネル形成面上に設けられたゲート絶縁膜と前記ゲート電極との境界面よりも前記チャネル形成面側に位置し、かつ前記ゲート絶縁膜の誘電率が酸化シリコンの誘電率よりも高くなるように形成されていることを特徴とするMIS型トランジスタ。

FI (2)：

H01L 29/78 301 V ,  H01L 29/78 301 G

Patent cited by the Patent：

Cited by examiner (2)

• 半導体装置およびその製造方法
  Gazette classification：公開公報   Application number：特願平7-274405   Applicant：株式会社デンソー
• 電界効果型トランジスタとその製造方法
  Gazette classification：公開公報   Application number：特願平5-330777   Applicant：日本電気株式会社