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J-GLOBAL ID：200903013415043848

半導体集積回路及び半導体集積回路の試験方法

Inventor： 大場 収 ,  吉田 誠
Applicant, Patent owner： 富士通株式会社
Agent (1)： 長谷川 文廣 (外2名)
Gazette classification：公開公報
Application number (International application number)：1993149239
Publication number (International publication number)：1995007079
Application date： Aug. 07, 1984
Publication date： Jan. 10, 1995
Summary：

【要約】【目的】 本発明は、外部ピンにつながらない内部の複数のゲート素子の任意のものの信号を簡単に検出できる構造をもつ半導体集積回路を提供することを目的としている。【構成】 マトリクス状に配置された複数のゲートと、該ゲート間を接続して論理回路を形成する配線手段と、行方向に並ぶゲートに沿って設けられた複数の行選択線と、列方向に並ぶゲートに沿って設けられ、各ゲートの出力端に接続される複数の列読出線と、該行選択線を選択し所望の行のゲートを選択する行選択手段と、該列読出線を介して前記論理回路内の所望のゲートの出力を選択的に読出す出力手段とを備えている。

Claim (excerpt)：

マトリクス状に配置された複数のゲートと、該ゲート間を接続して論理回路を形成する配線手段と、行方向に並ぶゲートに沿って設けられた複数の行選択線と、列方向に並ぶゲートに沿って設けられ、各ゲートの出力端に接続される複数の列読出線と、該行選択線を選択し所望の行のゲートを選択する行選択手段と、該列読出線を介して前記論理回路内の所望のゲートの出力を選択的に読み出す出力手段とを有することを特徴とする半導体集積回路。

IPC (3)：

H01L 21/82 ,  H01L 21/66 ,  H01L 27/118

FI (2)：

H01L 21/82 T ,  H01L 21/82 M

Patent cited by the Patent：

Cited by examiner (3)

• 特開昭61-042934
  
• 特開昭48-032490
  
• 特開昭58-169937