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J-GLOBAL ID：200903013798935801
半導体装置の配線層接続構造
Inventor：
Applicant, Patent owner：
Agent (1)：
深見 久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1992184955
Publication number (International publication number)：1994029403
Application date： Jul. 13, 1992
Publication date： Feb. 04, 1994
Summary：
【要約】【目的】 接合リーク電流の小さい半導体装置の配線層接続構造を提供すること。【構成】 第1の絶縁膜3には、P型不純物領域6a、6bを露出させるスルーホール4a、4bが形成されている。スルーホール4a、4b内はバリアメタル膜9、応力緩衝用膜10(タングステンシリサイド膜)、導体膜11(タングステン膜)で埋込まれている。応力緩衝用膜10がスルーホール4a、4b内に形成されているので、導体膜11がP型不純物領域6a、6bに加える膜応力を低減することができる。
Claim (excerpt)：
主表面を有する第1導電型の半導体基板と、前記主表面に形成された第2導電型の不純物領域と、前記主表面上に形成され、前記不純物領域を露出させる接続孔を有する絶縁層と、前記絶縁層上に形成され、前記接続孔を介して前記不純物領域と電気的に接続されている配線層と、を備えた半導体装置の配線層接続構造において、前記接続孔内に形成され、前記接続孔内の前記配線層が前記不純物領域に与える応力を緩衝する応力緩衝部材を備えたことを特徴とする、半導体装置の配線層接続構造。
IPC (3)：
H01L 21/90
, H01L 21/28 301
, H01L 21/3205
Cited by examiner (8)
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