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J-GLOBAL ID：200903014068476255

半導体記憶装置

Inventor： 大屋 秀市
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992206351
Publication number (International publication number)：1994053433
Application date： Aug. 03, 1992
Publication date： Feb. 25, 1994
Summary：

【要約】【目的】キャパシタ下層電極がビット線,およびワード線よりも上層に配置されたDRAMにおいて、キャパシタ下層電極接続のためのキャパシタ用コンタクト孔をこのキャパシタ下層電極が平面的に覆うマージンを向上されて、占有面積の大きなキャパシタを形成する。【構成】コンタクト孔12aを介して、ドレイン拡散層6aとビット線8aの側壁とは、多結晶シリコン膜13により接続される。これらコンタクト孔12a,および多結晶シリコン膜13の存在により、所望の形状を有するキャパシタ下層電極16aの形成が可能となる。

Claim (excerpt)：

選択用MOSトランジスタおよび情報記憶用キャパシタから成るメモリセルと該メモリセルを駆動するためにマトリックス状に配列されたビット線とワード線とが半導体基板上に設けられ、前記情報記憶用キャパシタの下層電極が前記ビット線,および前記ワード線よりも上層に配置された半導体記憶装置において、前記選択用MOSトランジスタのドレイン拡散層と前記ビット線の側壁とが導電材料で接続されることを特徴とする半導体記憶装置。

IPC (2)：

H01L 27/108 ,  H01L 27/04

Patent cited by the Patent：

Cited by examiner (4)

• 特開平2-237059
  
• 特開昭59-208856
  
• 特開平2-040935
  
• 特開平3-214670