Pat
J-GLOBAL ID：200903014277450220
モノリシック・アナログ-デジタル変換器
Inventor：
Applicant, Patent owner：
Agent (1)：
社本 一夫 (外5名)
Gazette classification：公表公報
Application number (International application number)：1996535939
Publication number (International publication number)：1999505989
Application date： May. 24, 1996
Publication date： May. 25, 1999
Summary：
【要約】アナログ比較器は、変換対象のアナログ信号を、アナログ・ランプ信号と比較する。比較器の出力は、2進グレイ・コード・カウンタ入力を有するデジタル・ラッチをイネーブルする。アナログ・ランプがアナログ信号に等しい場合、デジタル・ラッチはグレイ・コード・カウンタの状態を捕獲する。デジタル・ラッチにおける準安定性は、ラッチ列によって解消される。グレイ・コード化出力は、次に、グレイ・デコーダによって、標準2進出力にデコードされる。変換器のアレイが、モノリシック集積回路上に構築され、各変換器が、単一のアナログ・ランプ発生器、2進グレイ・コード・カウンタ、およびグレイ・デコーダを共有する。マルチプレクサが特定の変換器を選択し、選択した変換器からの標準2進出力を、オフ・チップで使用するライン・ドライバに切り替える。グレイ・コードの下位2ビットは、移相回路によって発生される。
Claim (excerpt)：
1,アナログ信号入力をデジタル信号出力に変換する装置であって、 (a)アナログ・ランプ出力を有するアナログ・ランプを発生する手段と、 (b)デジタル・ランプ出力を有するグレイ・コード化デジタル・ランプを発生する手段と、 (c)前記アナログ信号入力を前記アナログ・ランプ信号と比較する手段であって、比較出力を有する前記比較手段と、 (d)前記デジタル・ランプ出力に接続された第1データ入力と前記比較出力に接続されたイネーブル入力とを含み、データを格納する手段であって、準安定性を解消したデジタル信号出力を有する前記データ格納手段と、を備えた装置。2.請求項1記載の装置において、前記データ格納手段は、更に、 (a)前記デジタル・ランプ出力と前記比較出力に接続されたイネーブル入力とに接続されたデータ・ラッチであって、データ出力を有する前記データ・ラッチと、 (b)前記データ出力に接続されたフリップ・フロップであって、前記準安定性を解消したデジタル信号出力を出力する前記フリップ・フロップと、を含む装置。3.請求項1記載の装置であって、更に、前記アナログ信号入力をサンプリングする手段を備えている装置。4.請求項1記載の装置であって、更に、前記準安定性を解消したデジタル信号出力をデコードする手段を備えている装置。5.請求項4記載の装置において、前記準安定性を解消したデジタル信号出力をデコードする手段は、複数のXORゲートから成る装置。6.請求項1記載の装置において、前記比較手段は、更に、アナログ比較器を備えている装置。7.請求項1記載の装置において、前記デジタル・ランプ出力は、最下位ビット、最下位ビットの次のビット、および最上位ビットを有し、前記グレイ・コード化デジタル・ランプを発生する手段は、 (a)クロック出力を有するデジタル・クロックと、 (b)カウンタ最下位ビットを含む同期カウンタ出力を有する同期カウンタと、 (c)前記同期カウンタ出力に接続されたXORグレイ・エンコーダであって、前記最上位ビットに接続されたグレイ・コード出力を有する前記XORグレイ・エンコーダと、 (d)前記クロック出力に接続された第1移相器であって、前記最下位ビットに接続された第1移相出力を有する前記第1移相器と、 (e)前記カウンタ最下位ビットに接続された第2移相器であって、前記最下位ビットの次のビットに接続された第2移相出力を有する前記第2移相器と、を備えた装置。8.請求項7記載の装置において、前記第1移相器は、 (a)電圧制御遅延出力を有する電圧制御遅延と、 (b)基準クロックに接続された第1入力と、前記電圧制御遅延出力に接続された第2入力とを有する位相検出器であって、位相出力を有する前記位相検出器と、 (c)前記位相出力に接続された演算増幅器であって、前記電圧制御遅延を制御するように接続された増幅器出力を有する前記演算増幅器と、を備えた装置。9.請求項1記載の装置において、前記アナログ・ランプを発生する手段、グレイ・コード化デジタル・ランプを発生する手段、比較手段、およびデータ格納手段は、モノリシック半導体チップ上に作成される装置。10.請求項9記載の装置において、前記モノリシック半導体チップはCMOSから成る装置。11.複数のアナログ信号入力を複数のデジタル信号出力に変換する装置であって、 (a)少なくとも1つのアナログ・ランプ出力を有し、アナログ・ランプを発生する少なくとも1つのアナログ・ランプ発生手段と、 (b)少なくとも1つのデジタル・ランプ出力を有し、グレイ・コード化デジタル・ランプを発生する少なくとも1つのデジタル・ランプ発生手段と、 (c)前記複数のアナログ信号入力の1つを、少なくとも1つのアナログ・ランプ信号と比較する複数の比較手段であって、複数の比較出力を有する前記複数の比較手段と、 (d)前記少なくとも1つのデジタル・ランプ出力に接続された少なくとも1つのデータ入力と、前記複数の比較出力に接続された複数のイネーブル入力とを有し、データを格納する少なくとも1つの格納手段であって、少なくとも1つの準安定性解消デジタル信号出力を有する前記少なくとも1つの格納手段と、を備えた装置。12.複数のアナログ信号がある、アナログーデジタル変換装置であって、 (a)アナログ・ランプ出力を有し、アナログ・ランプを発生する手段と、 (b)デジタル・ランプ出力を有し、コード化デジタル・ランプを発生する手段と、 (c)複数の選択信号出力を有し、前記複数のアナログ信号から1つを選択する複数の手段と、 (d)複数のサンプル出力を有し、前記複数の選択信号出力のサンプリングを行う複数の手段と、 (e)複数のアナログ比較出力を有し、前記複数のサンプル出力を、前記アナログ・ランプ信号と比較する複数の手段と、 (f)前記デジタル・ランプ出力に接続された第1データ入力と、前記複数の比較出力に接続されたラッチイネーブル入力とを有し、複数の第1ラッチ出力を有する、複数の第1データ・ラッチ手段と、 (g)各々、前記複数の第1ラッチ出力の1つに接続された第2データ入力を有する複数の第2データ・ラッチ手段であって、複数の第2ラッチ出力を有する前記第2ラッチ手段と、 (h)グレイ・デジタル出力を有し、前記複数の第2ラッチ出力を多重化する手段と、を備えたアナログーデジタル変換装置。13.請求項12記載の装置であって、更に、前記グレイ・デジタル出力をデコードされたデジタル信号出力にデコードするデコーダ手段を備え、前記デコーダ手段は前記グレイ・デジタル出力に接続された入力を有し、前記デコーダ手段はデジタル信号出力を有する装置。14.請求項12記載の装置において、前記コード化デジタル・ランプを発生する手段は、グレイ・エンコーダから成る装置。15.請求項12記載の装置において、単一のアナログ波形発生器およびデジタルカウンタが共用される装置。16.請求項12記載の装置において、前記デジタル・ランプ出力は、最下位ビット、最下位ビットの次のビット、および最上位ビットを有し、前記コード化デジタル・ランプを発生する手段は、 (a)クロック出力を有するデジタル・クロックと、 (b)カウンタ最下位ビットを含む同期カウンタ出力を有する同期カウンタと、 (c)前記同期カウンタ出力に接続されたXORグレイ・エンコーダであって、前記最上位ビットに接続されたグレイ・コード出力を有する前記XORグレイ・エンコーダと、 (d)前記クロック出力に接続された第1移相器であって、前記最下位ビットに接続された第1移相出力を有する前記第1移相器と、 (e)前記カウンタ最下位ビットに接続された第2移相器であって、前記最下位ビットの次のビットに接続された第2移相出力を有する前記第2移相器と、を備えた装置。17.請求項16記載の装置において、前記第1移相器は、 (a)電圧制御遅延出力を有する電圧制御遅延と、 (b)基準クロックに接続された第1入力と、前記電圧制御遅延出力に接続された第2入力とを有する位相検出器であって、位相出力を有する前記位相検出器と、 (c)前記位相出力に接続された演算増幅器であって、前記電圧制御遅延を制御するように接続された増幅器出力を有する前記演算増幅器と、を備えた装置。18.請求項12記載の装置において、前記複数の比較手段の各々は、アナログ比較器から成る装置。19.請求項12記載の装置であって、更に、少なくとも前記コード化デジタル・ランプを発生する手段をクロックするように結合された、位相ロック・ループ・クロック発生器を備えている装置。20.請求項12記載の装置であって、更に、前記アナログ・ランプを発生する手段を制御するように結合された、ステート・マシン・シーケンサを備えていることを特徴とする装置。21.アナログーデジタル変換方法であって、非クロック駆動型比較器を動作させるステップであって、比較器入力を含み、入力アナログ電圧を電圧ランプと比較する前記非クロック駆動比較器を動作させるステップと、前記比較器入力が実質的に等しい場合、デジタル・ラッチをイネーブルし、グレイ・コード化デジタル・タイマ・ワードを格納させるステップと、を含む方法。22.請求項21記載のアナログーデジタル変換方法であって、更に、前記デジタル・ラッチに格納されている前記グレイ・コード化デジタル・タイマ・ワードを第2ラッチに転送し、準安定性状態を解消するステップを含むアナログーデジタル変換方法。23.請求項21記載のアナログーデジタル変換方法であって、更に、前記グレイ・コード化デジタル・タイマ・ワードを標準2進コードにデコードするステップを含むアナログーデジタル変換方法。24.請求項21記載のアナログーデジタル変換方法であって、更に、外部から供給されるクロック信号の倍数であるクロック信号を用いて、前記グレイ・コード化デジタル・タイマ・ワードを発生するステップを含むアナログーデジタル変換方法。25.請求項21記載のアナログーデジタル変換方法であって、更に、グレイ・コード化デジタル・タイマ・ワードを発生するステップを含み、前記デジタル・タイマ・ワードは、更に、複数のビットを備えており、1つ以上のビットは、アナログ移相によって、マスタ・クロックから直接発生されるアナログーデジタル変換方法。
Article cited by the Patent：
Return to Previous Page
