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J-GLOBAL ID：200903014478782515
デジタルPWM信号生成回路
Inventor：
Applicant, Patent owner：
Agent (2)：
西山 恵三
, 内尾 裕一
Gazette classification：公開公報
Application number (International application number)：2003146444
Publication number (International publication number)：2004345280
Application date： May. 23, 2003
Publication date： Dec. 09, 2004
Summary：
【課題】基本クロックが高周波になればなるほど、正確なPWMをデジタル的に生成することが困難となっていた。【解決手段】PWMのオン,オフ情報と、基準クロックでカウントするカウンタと、カウント値毎にそれに対応するオン,オフ情報を選択し出力するセレクタ回路を有し、セレクタ回路が出力する信号を合成してPWM信号を形成する波形合成回路からなるPWM生成回路において、波形合成回路は少なくとも2単位以上の時間範囲のセレクタ回路によるセレクト結果同士を演算した結果を基本クロックでラッチし、その異なったラッチ結果同士をさらに少なくとも2個以上演算した結果毎に、基本クロックでラッチし、同等の操作をラッチが1個になるまで繰り返し、その1個のラッチの出力を前記基本クロック分解能のPWM信号として用いることで、アナログ的ゲート遅延を生じさせずに正確な分解能を実現できるデジタルPWM信号生成回路を提供する。【選択図】 図3
Claim (excerpt)：
基準クロック単位に分解可能なPWM生成するためのPWMのオン,オフ情報と、
基準クロックでカウントするカウンタと、
該カウンタのとりうるカウント値毎にそれに対応する前記オン,オフ情報を選択し出力するセレクタ回路またはコンパレータ回路を有し、
前記セレクタ回路、または前記コンパレータ回路が出力する信号を合成してPWM信号を形成する波形合成回路からなるPWM生成回路において、
前記波形合成回路は、少なくとも2単位以上の時間範囲の前記コンパレータ回路によるコンパレート結果又は前記セレクタ回路によるセレクト結果同士を演算した結果を基本クロックでラッチし、
その異なったラッチ結果同士をさらに少なくとも2個以上演算した結果毎に、基本クロックでラッチし、さらに同等の操作をラッチが1個になるまで繰り返し、その1個のラッチの出力を前記基本クロック分解能のPWM信号として用いる事を特徴としたデジタルPWM信号生成回路。
IPC (1)：
FI (1)：
F-Term (2)：
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