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J-GLOBAL ID：200903014505522466

MOS型トランジスタの製造方法

Inventor： 藤井 稔 ,  中林 隆 ,  篠原 昭平
Applicant, Patent owner： 松下電器産業株式会社
Agent (1)： 小鍜治 明 (外2名)
Gazette classification：公開公報
Application number (International application number)：1993234524
Publication number (International publication number)：1995094715
Application date： Sep. 21, 1993
Publication date： Apr. 07, 1995
Summary：

【要約】【目的】 特に高精度の装置を用いることなく、微細ゲートのMOS型トランジスタを得ることのできる製造方法を提供する。【構成】 P型基板1表面上の、将来ゲート電極が形成される領域にフォトレジストパターン11を形成した後、このパターン11をマスクに、りん(P)を注入しLDD拡散層5を形成する。引き続き、砒素を注入し、ソース、ドレイン拡散層7、8を形成する。次に、基板1上のパターン11が形成された領域以外の領域に、選択的にシリコン酸化膜12を形成する。パターン11を除去した後、開口部13の内側にシリコン酸化膜の側壁140を形成する。次に、開口部13内で露呈している基板1の表面にゲート酸化膜3を形成する。最後に、LPCVD法によりポリシリコン15を300nmの厚さで堆積し、エッチバックすることによりゲート電極150を形成する。

Claim (excerpt)：

一導電型半導体基板表面の将来ゲート電極を形成すべき領域にフォトレジストパターンを形成する第1の工程と、前記フォトレジストパターンをマスクとして基板表面からイオン注入し、前記基板表面に高濃度導電層を形成する第2の工程と、前記基板表面の前記フォトレジストパターンが形成された領域以外の領域にシリコン酸化膜を形成する第3の工程と、前記フォトレジストパターンを除去し開口部を形成する第4の工程と、前記開口部にサイドウオールを形成する第5の工程と、前記開口部にゲート絶縁膜を形成する第6の工程と、前記ゲート絶縁膜上に導電体膜を堆積しエッチバックする第7の工程とを備えたMOS型トランジスタの製造方法。

IPC (2)：

H01L 29/78 ,  H01L 21/336

Patent cited by the Patent：

Cited by examiner (3)

• 特開平4-123439
  
• 特開平3-187271
  
• 特開平3-248433