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J-GLOBAL ID:200903014560372422
薄膜疑似プレーナPFETデバイスを作製する方法
Inventor:
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Applicant, Patent owner:
Agent (1):
頓宮 孝一 (外4名)
Gazette classification:公開公報
Application number (International application number):1993028725
Publication number (International publication number):1994013582
Application date: Feb. 18, 1993
Publication date: Jan. 21, 1994
Summary:
【要約】【目的】 CMOSあるいはBiCMOS半導体の構造体に、薄膜疑似プレーナ・ポリシリコン・ゲートPFETを作製する方法を提供する。【構成】 初期構造体として、複数の絶縁領域(28)を備えた主表面を有するP形のシリコン基板(23)を作製し、所定の絶縁領域(28E)上にポリシリコン・ランド(32A)を設け、バルクPFETを続いて形成するためのNウェル領域(35)を基板(23)に形成し、構造体の所望の位置に、絶縁体で被覆した導電性ポリシリコン・スタッド(39A,...)を形成し、構造体に、バルクNFETの自己整合したソース/ドレイン領域(50)を形成し、構造体とポリシリコン・ランドにそれぞれ、バルクNFETおよびpPFETの自己整合したソース/ドレイン領域(52)を形成し、ソース/ドレイン領域を含む所望の位置にコンタクト領域(53)を形成する。
Claim (excerpt):
CMOSあるいはBiCMOS半導体の構造体に、薄膜疑似プレーナ・ポリシリコン・ゲートPFET(pPFET)を、バルクPFETデバイスおよびバルクNFETデバイスと同時に作製する方法において、(a)初期構造体として、複数の絶縁領域(28)を備えた主表面を有するP形のシリコン基板(23)を作製するステップと、(b)所定の絶縁領域(28E)上にポリシリコン・ランド(32A)を設けるステップと、(c)バルクPFETを続いて形成するためのNウェル領域(35)を基板(23)に形成するステップと、(d)構造体の所望の位置に、特にゲート電極として用いるための、絶縁体で被覆した導電性ポリシリコン・スタッド(39A,...)を形成するステップと、(e)構造体に、バルクNFETの自己整合したソース/ドレイン領域(50)を形成するステップと、(f)構造体とポリシリコン・ランドにそれぞれ、バルクNFETおよびpPFETの自己整合したソース/ドレイン領域(52)を形成するステップと、(g)前記ソース/ドレイン領域を含む所望の位置にコンタクト領域(53)を形成するステップとを含むことを特徴とする方法。
IPC (2):
FI (2):
H01L 27/10 381
, H01L 27/06 321 J
Patent cited by the Patent:
Cited by examiner (13)
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特開平4-325785
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特開昭60-117767
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特公昭47-015016
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特開平3-048441
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特開平2-114549
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特公昭49-043605
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溶融樹脂用ギヤポンプ
Gazette classification:公開公報
Application number:特願平3-211089
Applicant:株式会社神戸製鋼所
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特開昭59-172775
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特開昭60-117767
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特開平3-048441
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特開平2-114549
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特表平2-502415
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特開昭59-172775
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