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J-GLOBAL ID：200903014762557629

薄膜トランジスタマトリクスおよびその製造方法

Inventor： 渡部 純一 ,  小杉 清久
Applicant, Patent owner： 富士通株式会社
Agent (1)： 井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1992323510
Publication number (International publication number)：1994177381
Application date： Dec. 03, 1992
Publication date： Jun. 24, 1994
Summary：

【要約】【目的】 薄膜トランジスタ(TFT) マトリクスに関し,TFT の静電気による破壊や特性変化を抑制し,表示不良をなくすることを目的とする。【構成】 1)基板上に形成され且つ断面形状の上縁が鋭角であるゲートと,該基板上に該ゲートを覆って被着されたゲート絶縁膜と,該ゲート上に該絶縁膜を介して形成された動作半導体層と,該動作半導体層の両側にそれぞれ接続するソース電極とドレイン電極とを有する,2)前記ゲートを作製する際に,基板上に複数の金属膜を成膜し,それぞれの金属膜を異なるエッチャントによりエッチングして形成するように構成する。

Claim (excerpt)：

基板上に形成され且つ断面形状の上縁が鋭角であるゲートと,該基板上に該ゲートを覆って被着されたゲート絶縁膜と,該ゲート上に該絶縁膜を介して形成された動作半導体層と,該動作半導体層の両側にそれぞれ接続するソース電極とドレイン電極とを有することを特徴とする薄膜トランジスタマトリクス。

IPC (5)：

H01L 29/784 ,  G02F 1/136 500 ,  H01L 21/306 ,  H01L 21/318 ,  H01L 21/3205

FI (2)：

H01L 29/78 311 G ,  H01L 21/88 B