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J-GLOBAL ID：200903015068575411

CMOSアナログ半導体装置及びその製造方法

Inventor：
ヨン チャン キム

About ヨン チャン キム


Applicant, Patent owner：
エルジー セミコン カンパニー リミテッド

About エルジー セミコン カンパニー リミテッド


Agent (1)： 笹島 富二雄 (外1名)
Gazette classification：公開公報
Application number (International application number)：1996328172
Publication number (International publication number)：1997181197
Application date： Dec. 09, 1996
Publication date： Jul. 11, 1997
Summary：
【要約】【課題】ポリシリコンを選択酸化して半導体装置の導電領域と絶縁領域を一緒に形成して、半導体装置のメタルステップカバレッジを改善し、配線不良及びクラックを減らして収率向上及び信頼性を向上し得るCMOSアナログ半導体装置及びその製造方法を提供しようとするものである。【解決手段】半導体基板201のpウェル202及びnウェル203領域に形成するn及びp形MOS電界効果トランジスタのソース領域253、257及びドレイン領域254、258や、前記半導体基板201上のフィルド絶縁層204上に形成したキャパシタの下部電極225等を、コンタクトホール内に設けた導電層241〜245を介して電極配線用の金属層280に接続する。
Claim (excerpt)：
pウェル及びnウェルを有した素子領域と、フィルド絶縁層により形成された素子分離領域を有した半導体基板と、前記pウェル領域とnウェル領域にそれぞれ形成されるn及びpMOS電界効果トランジスタと、前記素子分離領域に形成されるキャパシタ及び抵抗を備えたCMOSアナログ半導体装置であって、前記各電界効果トランジスタ及び前記キャパシタの電極配線用コンタクトホール部に、導電層を形成し、該導電層を介して前記各電界効果トランジスタのソース及びドレイン領域及びキャパシタの下部電極と配線用金属層とを接続する構成としたことを特徴とするCMOSアナログ半導体装置。
IPC (3)：
H01L 21/8238 ,  H01L 27/092 ,  H01L 21/78
FI (2)：
H01L 27/08 321 F ,  H01L 21/72
Patent cited by the Patent：
Cited by examiner (5)
  • 半導体装置およびその製造方法
    Gazette classification：公開公報   Application number：特願平5-081973   Applicant：沖電気工業株式会社
  • 特開昭53-014580
  • 特開平2-138769
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