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J-GLOBAL ID：200903015213869097

半導体チップの実装方法および実装構造体

Inventor： 宮原 昭一 ,  谷 元昭 ,  佐々木 真 ,  堀越 英二 ,  伊藤 隆司
Applicant, Patent owner： 富士通株式会社
Agent (1)： 井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1992290629
Publication number (International publication number)：1994140461
Application date： Oct. 29, 1992
Publication date： May. 20, 1994
Summary：

【要約】【目的】 ベアチップ実装方法に関し,薄膜多層配線層の両側にベアチップを搭載した実装構造を実現することを目的とする。【構成】 薄膜多層配線層を形成する支持基板に凹部を形成し, この凹部に半導体チップを嵌合させたのち, この半導体チップ上の集積回路に接続された薄膜多層配線層を前記支持基板上に形成する。この薄膜多層配線層上に従来と同様に第2の半導体チップを搭載する。さらに実装密度を高めるために,前記第2の半導体チップが嵌合する凹部または開口が設けられた板状部材を上記薄膜多層配線層上に積層し, この板状部材上に第2の薄膜多層配線層を形成する。この第2の薄膜多層配線層上に, 第3の半導体チップを搭載する。この第2の薄膜多層配線層は, 前記板状部材に設けられているスルーホールを通じて, 第1の薄膜多層配線層と接続されるので, 第1ないし第3の半導体チップにそれぞれ形成されている集積回路が相互接続される。

Claim (excerpt)：

集積回路と該集積回路に接続された端子とが形成された半導体チップが嵌合する凹部を基板の一表面に形成する工程と,該端子が該基板表面に表出するようにして該半導体チップを該凹部に嵌合させる工程と,該半導体チップが該凹部に嵌合した該基板表面全体を覆い且つ該端子に対応するコンタクトホールを有する絶縁層を形成する工程と,該コンタクトホールを通じて該端子に接続された第2の端子を有する配線パターンを該絶縁層上に形成する工程と,第2の集積回路と該第2の集積回路に接続された第3の端子とが形成された第2の半導体チップを,該第2の端子に該第3の端子が対向するようにして該絶縁層上に重ね合わせるとともに対向する該第2および第3の端子をそれぞれ接続する工程,とを含むことを特徴とする半導体チップの実装方法。

IPC (4)：

H01L 21/60 311 ,  H01L 23/50 ,  H05K 1/18 ,  H05K 3/46