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J-GLOBAL ID：200903015435579933

半導体集積回路装置およびその製造方法

Inventor： 大湯 静憲 ,  朝倉 久雄 ,  川北 惠三
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：1998152538
Publication number (International publication number)：1999345947
Application date： Jun. 02, 1998
Publication date： Dec. 14, 1999
Summary：

【要約】【課題】 製造工程を複雑にすることなく、リフレッシュ特性を向上させて、高信頼度のDRAMを実現することのできる技術を提供する。【解決手段】 メモリセル選択用MISFETQsのデータ線18側のp型ウエル4のみにしきい値電圧を調整するためのp型半導体領域24を形成し、情報蓄積用容量素子側のp型ウエル4の不純物濃度をデータ線18側のp型ウエル4の不純物濃度よりも低く設定することによって、1.1Vのメモリセル選択用MISFETQsのしきい値電圧が得られると同時に、情報蓄積用容量素子側のゲート電極7の端部における接合電界強度を低減することができる。

Claim (excerpt)：

メモリセル選択用MISFETと情報蓄積用容量素子とからなり、前記メモリセル選択用MISFETの一方の半導体領域の上方に情報を転送するデータ線が設けられ、前記メモリセル選択用MISFETの他方の半導体領域の上方に前記情報蓄積用容量素子が設けられたメモリセルを備えたDRAMを有する半導体集積回路装置であって、前記メモリセル選択用MISFETの情報蓄積用容量素子側の半導体基板の不純物濃度が、前記メモリセル選択用MISFETのデータ線側の半導体基板の不純物濃度よりも低いことを特徴とする半導体集積回路装置。

IPC (5)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 29/78

FI (4)：

H01L 27/10 681 F ,  H01L 27/08 321 K ,  H01L 27/10 671 Z ,  H01L 29/78 301 H