Pat
J-GLOBAL ID：200903015470610657

半導体装置の製造方法

Inventor：
森 克己

About 森 克己


Applicant, Patent owner：
セイコーエプソン株式会社

About セイコーエプソン株式会社


Agent (1)： 井上 一 (外2名)
Gazette classification：公開公報
Application number (International application number)：1999251218
Publication number (International publication number)：2000208497
Application date： Sep. 06, 1999
Publication date： Jul. 28, 2000
Summary：
【要約】【課題】 レジスト層の寸法を維持したままで、有機反射防止膜をエッチングすることが可能な半導体装置の製造方法を提供する。【解決手段】 本発明の半導体装置の製造方法は、以下の工程(a)〜(f)を含む。(a)p型シリコン基板10上に酸化膜24を形成する工程、(b)酸化膜24上に多結晶シリコン層26を形成する工程、(c)多結晶シリコン層26の表面上に有機反射防止膜30を形成する工程、(d)有機反射防止膜30の表面上に所定のパターンのレジスト層Rを形成する工程、(e)レジスト層Rをマスクとして、有機反射防止膜30をエッチングする工程であって、エッチングガスは、少なくとも酸素系ガスおよび塩素系ガスを含む工程、および(f)多結晶シリコン層26を所定のパターンでエッチングし、ゲート電極を形成する工程。
Claim (excerpt)：
以下の工程(a)〜(f)を含む半導体装置の製造方法。(a)半導体基板上に絶縁膜を形成する工程、(b)前記絶縁膜上にシリコンを含む導電層を形成する工程、(c)前記導電層の上に有機反射防止膜を形成する工程、(d)前記有機反射防止膜の上に所定のパターンのレジスト層を形成する工程、(e)前記レジスト層をマスクとして、前記有機反射防止膜をエッチングする工程であって、エッチングガスは、少なくとも酸素系ガスおよび塩素系ガスを含む工程、および(f)前記導電層を所定のパターンでエッチングし、ゲート電極を形成する工程。
IPC (2)：
H01L 21/3065 ,  H01L 29/78
FI (2)：
H01L 21/302 F ,  H01L 29/78 301 G
Patent cited by the Patent：
Cited by examiner (3)

Return to Previous Page

TOP

BOTTOM