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J-GLOBAL ID：200903015492883835

半導体装置およびその製造方法

Inventor： 佐々木 恭
Applicant, Patent owner： トレセンティテクノロジーズ株式会社
Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：2003152367
Publication number (International publication number)：2004356386
Application date： May. 29, 2003
Publication date： Dec. 16, 2004
Summary：

【課題】半導体ウエハの禁止領域における導電性膜の残存を防止し、半導体ウエハの歪みを低減し、熱処理時における半導体ウエハの温度の均一性を高める。【解決手段】下部電極E1となる多結晶シリコン膜上にポジ型のフォトレジスト膜R1を形成し、フォトマスクのパターンを半導体基板1のチップ領域に順次転写する際、半導体基板1の禁止領域OUTにも転写を行い、フォトレジスト膜R1の現像を行い、残存するフォトレジスト膜R1をマスクに多結晶シリコン膜をエッチングし、チップ領域CAに下部電極E1を形成するとともに、禁止領域OUTにもチップ領域の下部電極に対応する形状を有するパターン(ダミーパターン)E1dを形成する。その結果、禁止領域OUT全体に多結晶シリコン膜が残存せず、半導体ウエハ(半導体基板1)の歪みを低減し、また、以降の熱処理時における半導体ウエハの温度の均一性を高めることができる。【選択図】 図4

Claim (excerpt)：

(a)スクライブ領域によって区画された複数のチップ領域を有する半導体基板であって、その外周部に前記チップ領域として使用しない禁止領域を有する半導体基板を準備する工程と、 (b)前記半導体基板の全面に導電性膜を形成する工程と、 (c)前記導電性膜を加工することにより前記チップ領域に前記導電性膜よりなる第1パターンを形成し、前記禁止領域に前記第1パターンに対応する形状を有する第2パターンを形成する工程と、 を有することを特徴とする半導体装置の製造方法。

IPC (3)：

H01L21/027 ,  G03F1/08 ,  H01L21/3205

FI (3)：

H01L21/30 577 ,  G03F1/08 D ,  H01L21/88 S

F-Term (30)：

2H095BB02 ,  2H095BB36 ,  5F033HH04 ,  5F033HH08 ,  5F033HH19 ,  5F033HH33 ,  5F033JJ19 ,  5F033JJ33 ,  5F033KK01 ,  5F033KK19 ,  5F033MM05 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP06 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR04 ,  5F033VV01 ,  5F033VV06 ,  5F033VV10 ,  5F033VV16 ,  5F033XX00 ,  5F033XX17 ,  5F046AA20 ,  5F046AA25 ,  5F046AA28 ,  5F046DA30