Pat

J-GLOBAL ID：200903015518287195

パワーオンリセット回路及びそれを用いた半導体集積回路装置

Inventor： 渡邊 一希 ,  水野 弘之
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 小川 勝男
Gazette classification：公開公報
Application number (International application number)：1997306829
Publication number (International publication number)：1999145808
Application date： Nov. 10, 1997
Publication date： May. 28, 1999
Summary：

【要約】【課題】連続する電源のオン・オフにおいても、回路の正常動作開始後にリセット信号を供給することを可能としたパワーオンリセット回路を提供する。【解決手段】電源電圧VDDとノードN1の間にNMOSトランジスタMswを接続し、そのゲート端子の電位を電源オン時にはノードN1より低電位としてMswをオフさせ、電源オフ時には高電位としてMswをオンさせることで、電源オフ時にキャパシタC1に残る電荷の放電を可能にする。

Claim (excerpt)：

第1の定電流源を電源電圧と第1の接続点の間に、第1のキャパシタを第1の接続点とグランドの間にそれぞれ接続すると共に、第1の接続点にインバータの入力端子を接続し、電源電圧と第1の接続点の間にNMOSトランジスタを接続し、上記NMOSトランジスタのゲート端子を、電源オン時には上記ゲート端子と第1の接続点の電位差が上記NMOSトランジスタのしきい値電圧未満となるように制御し、電源オフ時には上記ゲート端子と電源電圧の電位差が上記NMOSトランジスタのしきい値電圧以上になるように制御することを特徴とするパワーオンリセット回路。