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J-GLOBAL ID：200903015604160866

半導体装置の製造方法

Inventor： 須藤 元 ,  有永 健児 ,  藤原 康治 ,  中村 裕子 ,  梶原 信之
Applicant, Patent owner： 富士通株式会社
Agent (1)： 井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1993116830
Publication number (International publication number)：1994333887
Application date： May. 19, 1993
Publication date： Dec. 02, 1994
Summary：

【要約】【目的】 半導体基板に所定の溝を形成する方法に係り、特に化合物半導体にキャパシタ製造用のトレンチや光電変換素子の画素分離溝などを形成する半導体装置の製造方法に関し、半導体基板のエッチングに用いているマスク材料の欠陥による障害を防止することが可能となる材料を用いる半導体装置の製造方法の提供を目的とする。【構成】 半導体基板に溝を形成する半導体装置の製造方法であって、この半導体基板の表面に絶縁膜を形成する工程と、この絶縁膜の表面にレジスト膜を形成し、このレジスト膜に開口窓を形成する工程と、この開口窓内のこの絶縁膜をエッチングにより除去し、開口窓を形成する工程と、このレジスト膜を除去し、この開口窓内のこの半導体基板をエッチングにより除去して溝を形成する工程とを含むように構成する。

Claim (excerpt)：

半導体基板に溝を形成する半導体装置の製造方法であって、前記半導体基板(1) の表面に絶縁膜(2) を形成する工程と、該絶縁膜(2) の表面にレジスト膜(3)を形成し、該レジスト膜(3)に開口窓(3a)を形成する工程と、該開口窓(3a)内の前記絶縁膜(2) をエッチングにより除去し、開口窓(2a)を形成する工程と、前記レジスト膜(3) を除去し、前記開口窓(2a)内の前記半導体基板(1) をエッチングにより除去して溝(1a)を形成する工程と、を含むことを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 21/302 ,  H01L 31/10