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J-GLOBAL ID：200903015640280673

半導体装置の製造方法

Inventor： 大平 真也
Applicant, Patent owner： 富士通株式会社
Agent (1)： 井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1992025616
Publication number (International publication number)：1993226650
Application date： Feb. 13, 1992
Publication date： Sep. 03, 1993
Summary：

【要約】【目的】 ソース/ドレイン拡散領域に直に接するメタル層にTiSi2 を用いるメタル・ソース/ドレイン構造の半導体装置の製造方法に関し、メタル・ソース/ドレイン形成後のプロセス中の弗酸処理を可能にして、上記半導体装置の高速化及び製造歩留りの向上安定化を図ることを目的とする。【構成】 ソース/ドレイン領域となる不純物拡散層10の表出領域上に選択的にチタンシリサイド層12を形成する工程と、次いで該チタンシリサイド層12上に耐弗酸性を有する導電体バリア層13を選択成長させて該チタンシリサイド層12上を該導電体バリア層13で覆う工程とによって、該不純物拡散層10上の該メタル層を、該チタンシリサイド層12と該チタンシリサイド層12上を覆う該耐弗酸性を有する導電体バリア層13との2層メタル構造に形成する工程を有するように構成する。

Claim (excerpt)：

ソース/ドレイン領域となる不純物拡散層上を選択的にメタル層で直に覆ってなるメタル・ソース/ドレイン構造のMISFETを有する半導体装置の製造方法において、該不純物拡散層の表出領域上に選択的にチタンシリサイド層を形成する工程と、 次いで該チタンシリサイド層上に耐弗酸性を有する導電体バリア層を選択成長させて該チタンシリサイド層上を該導電体バリア層で覆う工程とによって、該不純物拡散層上の該メタル層を、該チタンシリサイド層と該チタンシリサイド層上を覆う該耐弗酸性を有する導電体バリア層との積層メタル構造に形成する工程を有することを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 29/784 ,  H01L 29/46