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J-GLOBAL ID：200903015674078130

半導体装置の製造方法

Inventor： 洞澤 孝康
Applicant, Patent owner： 富士電機株式会社
Agent (1)： 山口 巖
Gazette classification：公開公報
Application number (International application number)：1991153583
Publication number (International publication number)：1993003239
Application date： Jun. 26, 1991
Publication date： Jan. 08, 1993
Summary：

【要約】【目的】半導体装置の製造において、加工プロセスを利用して不良チップにマークを付すと共に、不要なバンプ電極の形成を省略すること。【構成】ウェーハ1の外周領域1aに対応して、窓開け部の非形成領域を設けたマスクを使用して、ウェーハ1表面上のアルミニウム層をエッチングし、配線層を形成する。ここで、外周領域1a内のチップ3aの表面には、アルミニウム層7が残され、これを外観検査におけるマーキングとして利用する。また、ウェーハ1の外周領域1aに対応して、窓開け部の非形成領域を設けたマスクを使用して、バンプ電極を内側のチップ3bにのみ形成し、プローブ試験の対象から外周領域1a内のチップ3aを外す。ここで、外周領域1aは、ウェーハ加工プロセスにより発生した不良チップが存在する領域である。

Claim (excerpt)：

集積回路素子を形成したウェーハ表面側に配線用金属層を被着する配線用金属層形成工程と、前記配線用金属層の表面側に配線パターンの反転パターン領域を窓開け部とする配線層用マスク層を覆う配線層用マスク層形成工程と、前記配線層用マスク層の窓開け部から前記配線用金属層をエッチングして、前記配線パターン領域に配線層を残すエッチング工程とを有する半導体装置の製造方法において、前記配線層用マスク層には、前記ウェーハ外周側の所定領域に対応して窓開け部の非形成領域を設けておくことを特徴とする半導体装置の製造方法。