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J-GLOBAL ID：200903015693358283

エピレス基板における分離型の相補型MOS装置

Inventor：
ウィリアムズ,リチャード・ケイ

About ウィリアムズ,リチャード・ケイ

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コーネル,マイケル・イー

About コーネル,マイケル・イー

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チャン,ワイ・ティエン

About チャン,ワイ・ティエン


Applicant, Patent owner：
アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド

About アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド


Agent (6)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行
Gazette classification：公表公報
Application number (International application number)：2004529364
Publication number (International publication number)：2005536057
Application date： Aug. 13, 2003
Publication date： Nov. 24, 2005
Summary：
半導体装置を電気的に分離するための構造は、エピタキシャル層を含まない半導体基板内にドーパントを打込むことにより形成される。この打込みに続き、極めて限られた熱収支に上記構造を晒すことでドーパントが顕著に拡散しないようにする。その結果として、上記分離構造の寸法が制限かつ規定され、こうして、エピタキシャル層を成長させる工程とドーパントを拡散させる工程とを含む従来のプロセスを用いて得られるよりも高い実装密度を得ることができる。一群の実施例においては、上記分離構造は深い層および側壁部を含み、これらは一緒になってカップ状の構造を形成して、分離される半導体装置が中に形成可能な取囲まれた領域を取囲む。上記側壁部は、異なるエネルギでの一連のパルス的な打込みなどによって形成され、これにより重なり合う打込み領域からなる積層体が形成される。
Claim (excerpt)：
半導体装置の製造プロセスであって、 エピタキシャル層を含まない、第1導電型の半導体基板を設ける工程と、 横方向の次元で深い層の場所を規定する第1の開口部を有する第1のマスクを、前記基板の表面上に形成する工程と、 前記深い層を形成するように前記第1の開口部を通じて第2導電型のドーパントを打込む工程と、 前記横方向の次元で側壁部の場所を規定する第2の開口部を有する第2のマスクを、前記基板の前記表面上に形成する工程と、 前記側壁部を形成するように前記第2の開口部を通じて前記第2導電型のドーパントを打込む工程とを備え、前記側壁部は前記深い層から前記基板の前記表面まで延び、前記深い層および前記側壁部は一緒になって分離領域を形成する、プロセス。
IPC (11)：
H01L21/761 ,  H01L21/329 ,  H01L21/331 ,  H01L21/8222 ,  H01L21/8238 ,  H01L21/8249 ,  H01L27/06 ,  H01L27/08 ,  H01L27/092 ,  H01L29/732 ,  H01L29/861
FI (8)：
H01L21/76 J ,  H01L27/08 331D ,  H01L27/08 321A ,  H01L27/06 321C ,  H01L27/06 101U ,  H01L29/72 P ,  H01L29/91 B ,  H01L29/91 D
F-Term (52)：
5F003BA25 ,  5F003BC08 ,  5F003BJ01 ,  5F003BJ12 ,  5F003BJ15 ,  5F003BP21 ,  5F032AB01 ,  5F032BA01 ,  5F032BB06 ,  5F032CA01 ,  5F032CA03 ,  5F032CA15 ,  5F032CA17 ,  5F032CA18 ,  5F032CA24 ,  5F032DA43 ,  5F032DA60 ,  5F048AA03 ,  5F048AA04 ,  5F048AA05 ,  5F048AC03 ,  5F048AC05 ,  5F048AC10 ,  5F048BA01 ,  5F048BA02 ,  5F048BA07 ,  5F048BA12 ,  5F048BA13 ,  5F048BD05 ,  5F048BE01 ,  5F048BE03 ,  5F048BE04 ,  5F048BE09 ,  5F048BF18 ,  5F048BG12 ,  5F048BH01 ,  5F048CA01 ,  5F048CA05 ,  5F048CA07 ,  5F048CA12 ,  5F048CC13 ,  5F082AA02 ,  5F082AA08 ,  5F082AA27 ,  5F082BA02 ,  5F082BA12 ,  5F082BA47 ,  5F082BC01 ,  5F082BC09 ,  5F082BC11 ,  5F082EA02 ,  5F082EA09
Patent cited by the Patent：
Cited by examiner (8)
  • 半導体装置の製造方法
    Gazette classification：公開公報   Application number：特願平9-041799   Applicant：シャープ株式会社
  • 特開昭59-023556
  • 特開昭59-168676
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