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J-GLOBAL ID：200903015910038390

映像信号処理回路

Inventor： 木村 明浩
Applicant, Patent owner： 日本アビオニクス株式会社
Gazette classification：公開公報
Application number (International application number)：1997163347
Publication number (International publication number)：1998340074
Application date： Jun. 05, 1997
Publication date： Dec. 22, 1998
Summary：

【要約】【課題】 A/D変換後の映像品質の劣化を防止する。【解決手段】 入力同期信号を予め決められた遅延時間(2〜3ns)だけ遅延させる遅延回路を多段接続し、その遅延回路毎に遅延同期信号を出力する多段同期信号遅延回路1に入力し、CPU6と選択回路2により順次1つの遅延同期信号を選択してPLL回路3に供給し、ここで遅延同期信号を基に映像信号処理の基準となる遅延同期信号の周波数のN倍(Nは整数)の周波数のサンプリングクロックを生成し、このサンプリングクロックで映像信号をA/D変換回路4でデジタル映像信号に変換し、記憶回路5に記憶する。CPU6はそれぞれの遅延同期信号を選択する度に前回の遅延同期信号のときのデジタル映像信号を前記記憶回路から読み出し、今回の遅延同期信号におけるデジタル映像信号との差を算出し、この差が最小になったときの遅延同期信号を最適な遅延同期信号として、そのときの選択信号を保持することにより前記同期信号により映像信号処理の基準サンプリングクロックを決定する。

Claim (excerpt)：

同期信号をもとにこの同期信号のN倍(Nは整数)の周波数のサンプリングクロックを生成するフェーズ・ロックド・ループ回路を備え、このサンプリングクロックを基に映像信号を処理する映像信号処理回路において、同期信号を予め設定された時間だけ遅延させる遅延回路を多段接続し、その遅延回路毎に遅延同期信号を出力する多段同期信号遅延回路と、この多段同期信号遅延回路からの複数の遅延同期信号を受け、選択信号により一つの遅延同期信号を選択出力する選択回路と、この選択回路からの選択された遅延同期信号をもとにサンプリングクロックを生成する前記フェーズ・ロックド・ループ回路と、このフェーズ・ロックド・ループ回路からのサンプリングクロックで映像信号をサンプリングし、デジタル映像信号に変換するA/D変換回路と、このA/D変換回路からのデジタル映像信号を格納する記憶回路と、別途設けた位相調整指示器からの位相調整指示信号を受ける度に、前記複数の遅延同期信号のうち任意の1つの遅延同期信号を選択し順次次の遅延同期信号を選択する選択信号を生成して前記選択回路に供給し、またそれぞれの遅延同期信号を選択する度に前回の遅延同期信号のときのデジタル映像信号を前記記憶回路から読み出し、今回の遅延同期信号のときのデジタル映像信号との差を算出し、この差が最小になったときの遅延同期信号を最適の遅延同期信号とし、そのときの選択信号の出力を保持する選択制御回路と、を有し、映像信号処理のサンプリングクロックの位相を自動的に調整することを特徴とする映像信号処理回路。

IPC (3)：

G09G 5/12 ,  G09G 3/20 ,  G09G 5/00 510

FI (3)：

G09G 5/12 ,  G09G 3/20 V ,  G09G 5/00 510 X