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J-GLOBAL ID：200903016160141114

半導体演算回路

Inventor： 柴田 直 ,  大見 忠弘
Applicant, Patent owner： 柴田 直 ,  大見 忠弘
Agent (1)： 福森 久夫
Gazette classification：公開公報
Application number (International application number)：1997081876
Publication number (International publication number)：1998257352
Application date： Mar. 15, 1997
Publication date： Sep. 25, 1998
Summary：

【要約】【課題】 本発明は、非常に簡単な回路で画像の平均化処理によるノイズ除去、エッジ強調処理、エッジ検出処理を可能にする半導体演算回路を提供することを目的とする。【解決手段】 入力端子が少なくとも一つのMOS型のトランジスタのゲート電極に接続されて構成された増幅回路と、前記入力端子に第1のスイッチ素子を介して接続された第1の信号入力端子と、前記入力端子に容量素子を介して接続された複数の第2の信号入力端子とを有する半導体演算回路において、前記入力端子に第1の信号電圧を加えるとともに前記第2の信号入力端子に所定の第2の入力信号電圧群を加えた状態で前記第1のスイッチ素子を開放し、その後前記第2の信号入力端子に所定の第3の入力信号電圧群を加える手段を有し、且つ前記増幅回路がソースフォロワ回路又は電圧フォロワ回路であることを特徴とする。

Claim (excerpt)：

入力端子が少なくとも一つのMOS型のトランジスタのゲート電極に接続されて構成された増幅回路と、前記入力端子に第1のスイッチ素子を介して接続された第1の信号入力端子と、前記入力端子に容量素子を介して接続された複数の第2の信号入力端子とを有する半導体演算回路において、前記入力端子に第1の信号電圧を加えるとともに前記第2の信号入力端子に所定の第2の入力信号電圧群を加えた状態で前記第1のスイッチ素子を開放し、その後前記第2の信号入力端子に所定の第3の入力信号電圧群を加える手段を有し、且つ前記増幅回路がMOS型のトランジスタを用いて構成されたソースフォロワ回路であることを特徴とする半導体演算回路。

IPC (3)：

H04N 5/14 ,  H04N 5/208 ,  H04N 5/21

FI (3)：

H04N 5/14 Z ,  H04N 5/208 ,  H04N 5/21 Z