Pat
J-GLOBAL ID：200903016242607685
半導体装置
Inventor：
Applicant, Patent owner：
Agent (1)：
三好 秀和 (外3名)
Gazette classification：公開公報
Application number (International application number)：1997100531
Publication number (International publication number)：1998294456
Application date： Apr. 17, 1997
Publication date： Nov. 04, 1998
Summary：
【要約】【課題】 電流集中が起こりにくく、破壊耐量が高いトレンチ構造を有する絶縁ゲート型半導体装置を提供することである。【解決手段】 複数の矩形のトレンチ型MOS系半導体ユニットセルを有する半導体装置において、ユニットセルのコーナ部を除くセルの辺上のみにトレンチを形成する。セルコーナに、電流集中が発生しやすいトレンチの交差部が形成されないので、アバランシェ破壊耐量の低下を防止できる。
Claim (excerpt)：
第1の導電型を有する半導体基板と、前記半導体基板の主表面上に形成された第1の導電型を有する第1半導体層と、前記第1半導体層上に形成された第2の導電型を有する第2半導体層と、前記第2半導体層の表面層の一定領域に形成された第1の導電型を有する1または複数の第3半導体層と、前記各第3半導体層の中央に、前記第3半導体層と前記第2半導体層を貫き、前記第1半導体層に達するように形成されたトレンチと、前記トレンチの内壁を覆うゲート酸化膜と、前記ゲート酸化膜の内側に前記トレンチを埋め込むように形成された埋め込みゲート電極と、前記埋め込みゲート電極の表面を覆い、前記第2半導体層表面上に形成されたゲート配線と、前記ゲート配線、前記第2半導体層および前記第3半導体層の表面を覆う層間絶縁層と、前記層間絶縁層上に形成され、コンタクトホールを介して前記第2半導体層および前記第3半導体層に電気的に接続されるソース電極とを有し、前記トレンチが、平面上、複数の並列な第1直線群上および前記第1直線群に交差する複数の並列な第2直線群上に形成されており、互いに交差しあう、前記第1直線群のうちいずれか1の直線と前記第2直線群のうちいずれか1の直線上のトレンチ同士が交差しないように、各直線上に非連続的に形成されている半導体装置。
FI (3)：
H01L 29/78 653 A
, H01L 29/78 652 S
, H01L 29/78 652 K
