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J-GLOBAL ID：200903016542845596

半導体記憶装置及びその製造方法

Inventor： 長利 完司
Applicant, Patent owner： 株式会社東芝
Agent (1)： 伊丹 勝
Gazette classification：公開公報
Application number (International application number)：1999184362
Publication number (International publication number)：2001015617
Application date： Jun. 29, 1999
Publication date： Jan. 19, 2001
Summary：

【要約】【課題】 3層のゲート電極材料膜を用いて歩留まり及び信頼性向上を図った半導体記憶装置とその製造方法を提供する。【解決手段】 メモリトランジスタMTの浮遊ゲート4は第1層ゲート電極材料膜L1により形成され、制御ゲート6は第2層及び第3層ゲート電極材料膜L2及びL3の積層膜により形成される。選択ゲートトランジスタSTのゲート電極8は、第1層ゲート電極材料膜L1とこれに層間絶縁膜5を介して積層された第2層及び第3層ゲート電極材料膜L2及びL3により形成される。第3層ゲート電極材料膜L3は開口9を介して第1層ゲート電極材料膜L1にコンタクトする。周辺回路トランジスタQのゲート電極12は、第2層及び第3層ゲート電極材料膜L2及びL3の積層膜により形成される。

Claim (excerpt)：

メモリトランジスタと選択ゲートトランジスタを有する不揮発性メモリセルが配列形成されたメモリセルアレイを有する半導体記憶装置において、前記メモリトランジスタおよび選択ゲートトランジスタは、半導体基板にゲート絶縁膜を介して形成された第1層ゲート電極材料膜、およびこの第1層ゲート電極材料膜上に層間絶縁膜を介して積層された第2層および第3層ゲート電極材料膜を有し、前記メモリトランジスタでは、前記第1層ゲート電極材料膜により浮遊ゲートが、前記第2層および第3層ゲート電極材料膜の積層膜により制御ゲートが形成され、前記選択ゲートトランジスタでは、前記第3層ゲート電極材料膜が前記第2層ゲート電極材料膜及び層間絶縁膜に開けられた開口を介して前記第1のゲート電極材料膜にコンタクトした状態で第1層乃至第3層ゲート電極材料膜によりゲート電極が形成されていることを特徴とする半導体記憶装置。

IPC (4)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2)：

H01L 29/78 371 ,  H01L 27/10 434

F-Term (14)：

5F001AA25 ,  5F001AB08 ,  5F001AD12 ,  5F001AD41 ,  5F001AG40 ,  5F083EP02 ,  5F083EP23 ,  5F083EP32 ,  5F083GA30 ,  5F083MA06 ,  5F083MA16 ,  5F083PR43 ,  5F083PR53 ,  5F083ZA07