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J-GLOBAL ID：200903016602748536

疑似乱数発生回路

Inventor： 田中 正則 ,  石本 淳一
Applicant, Patent owner： 日本電気アイシーマイコンシステム株式会社
Agent (1)： 山川 政樹
Gazette classification：公開公報
Application number (International application number)：1997005335
Publication number (International publication number)：1998207695
Application date： Jan. 16, 1997
Publication date： Aug. 07, 1998
Summary：

【要約】【課題】 生成された乱数列から回路構成を解析することを困難にする。【解決手段】 リニアフィードバックシフトレジスタ1は、生成する乱数のビット幅分のレジスタ2-1〜2-7と、冗長レジスタ3-1,3-2と、排他的論理和回路4とから構成される。MPX5は、冗長レジスタ3-1,3-2の出力値に応じて内部クロックCLKa〜CLKdのうちから1つを選択し、これをリニアフィードバックシフトレジスタ1のシフトクロックSCKとして出力する。これにより、リニアフィードバックシフトレジスタ1のシフトクロックSCKの周期に不規則性を持たせることができる。

Claim (excerpt)：

直列に接続された複数のレジスタの所定の出力が排他的論理和回路を介して先頭のレジスタにフィードバックされるリニアフィードバックシフトレジスタを用いた疑似乱数発生回路において、生成する乱数のビット幅分のレジスタと少なくとも1ビットの冗長レジスタから前記複数のレジスタが構成され、シフトクロックに応じてシフト動作を行うリニアフィードバックシフトレジスタと、冗長レジスタの出力値に応じて複数の内部クロックから1つを選択し、これを前記シフトクロックとして出力する選択回路とを有することを特徴とする疑似乱数発生回路。

IPC (3)：

G06F 7/58 ,  G09C 1/00 650 ,  H03K 3/84

FI (3)：

G06F 7/58 A ,  G09C 1/00 650 B ,  H03K 3/84 A