低雑音出力駆動回路

Inventor：
Applicant, Patent owner：
Agent (1)：鈴木喜三郎 (外1名)
Gazette classification：公開公報
Application number (International application number)：1991274225
Publication number (International publication number)：1993114852
Application date： Oct. 22, 1991
Publication date： May. 07, 1993
Summary：

【要約】【目的】低雑音の出力駆動回路を提供する。【構成】ゲート・ドレイン間を接続しスレッショルド電圧分を降下させるMOSFETを電源側に持った第1の駆動回路と、通常のCMOSインバータ構成の第2の駆動回路を用意し、まず第一の駆動回路、次に第2の駆動回路が動作するように遅延制御回により制御する。この構成によれば第1の駆動回路はスレッショルド電圧分だけの電圧降下を残すので電源電位まで振り切れず、その後、第2の駆動回路で電源電位に達する。この方法により出力変化時の過大な過渡電流を抑え、またオーバーシュート、アンダーシュートをなくす。【効果】以上により過渡電流を小さくし、低雑音となる。また出力レベルを2段階にしていることから容量性負荷の充放電による消費電力を低減する効果もある。

Claim (excerpt)：

a)絶縁ゲート電界効果型トランジスタ(以下MOSFETと略す)を用いた半導体集積回路において、b)正極の電源端子にソース電極を接続し、かつゲート電極とドレイン電極を互いに接続した第1のP型MOSFETと、ソース電極を前記第1のP型MOSFETのドレイン電極に接続した第2のP型MOSFETと、負極の電源端子にソース電極を接続し、かつゲート電極とドレイン電極を互いに接続した第1のN型MOSFETと、ソース電極を前記第1のN型MOSFETのドレイン電極に接続した第2のN型MOSFETを具備し、かつ前記第2のP型MOSFETと前記第2のN型MOSFETのそれぞれのゲート電極を接続して入力端子とし、またそれぞれのドレイン電極を接続して出力端子とした第1の駆動回路と、c)正極の電源端子にソース電極を接続した第3のP型MOSFETと、負極の電源端子にソース電極を接続した第3のN型MOSFETを具備し、かつ前記第3のP型MOSFETと前記第3のN型MOSFETのそれぞれのドレイン電極を互いに接続して出力端子とした第2の駆動回路と、d)遅延素子と信号制御素子からなる遅延制御回路からなり、e)前記第1の駆動回路の入力端子は前記遅延制御回路の入力信号端子に接続され、前記遅延制御回路の第1出力信号端子及び第2出力信号端子は前記第2の駆動回路の第3のP型MOSFET及び第3のN型MOSFETのゲート電極にそれぞれ接続され、前記第1の駆動回路と第2の駆動回路の出力端子はそれぞれ互いに接続されたことを特徴とする低雑音出力駆動回路。

IPC (4)：

H03K 19/0175 , H03K 17/16 , H03K 17/687 , H03K 19/003

FI (2)：

H03K 19/00 101 F , H03K 17/687 F

Patent cited by the Patent：

Cited by examiner (3)

特開平2-037833
特開平4-321321
特開平2-128517

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