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J-GLOBAL ID：200903017353181446

半導体素子のキャパシタ製造方法

Inventor： 朴 元 奎
Applicant, Patent owner： 株式会社ハイニックスセミコンダクター
Agent (1)： 特許業務法人共生国際特許事務所
Gazette classification：公開公報
Application number (International application number)：2001376519
Publication number (International publication number)：2002329790
Application date： Dec. 10, 2001
Publication date： Nov. 15, 2002
Summary：

【要約】【課題】 窒化膜を誘電体膜として使用して、漏洩電流を抑制し、キャパシタンスを向上させる。【解決手段】 半導体基板101に第1の層間絶縁膜102を形成、第1の層間絶縁膜上に第1、第2、第3の金属層103、104、105を順次蒸着、第3の金属層上に第1の絶縁膜106を蒸着、第1の絶縁膜の上面を酸化後、第1の絶縁膜上に第4の金属層107を蒸着、第3金属層が所定部分露出されるように第1の絶縁膜と第4の金属層を選択的にエッチング、第1の層間絶縁膜の表面が露出されるように第1、第2の金属層を選択的にエッチング後、基板を含んだ全面に第2の層間絶縁膜110を蒸着、第2の層間絶縁膜を選択的に除去、第3、第4の金属層が露出されるように複数個のコンタクトホール111を形成、コンタクトホールにプラグ金属層112を形成後、プラグ金属層と連結されるように金属配線113aを形成する。

Claim (excerpt)：

トランジスタを備えた半導体基板において、前記半導体基板に第1の層間絶縁膜を形成し、前記第1の層間絶縁膜上に第1、第2、第3の金属層を順次蒸着するステップと、前記第3の金属層上に第1の絶縁膜を蒸着し、前記第1の絶縁膜の表面を酸化させるステップと、前記第1の絶縁膜上に第4の金属層を蒸着し、前記第3金属層が所定部分露出されるように第1の絶縁膜と第4の金属層を選択的にエッチングするステップと、前記第1の層間絶縁膜の表面が露出されるように前記第1、第2、及び第3の金属層を選択的にエッチングするステップと、前記半導体基板を含んだ全面に第2の層間絶縁膜を蒸着するステップと、前記第2の層間絶縁膜を選択的に除去し、第3及び第4の金属層が露出されるように複数個のコンタクトホールを形成するステップと、前記コンタクトホールにプラグ金属層を形成し、前記プラグ金属層と連結されるように金属配線を形成するステップとを含むことを特徴とする半導体素子のキャパシタ製造方法。

IPC (3)：

H01L 21/822 ,  H01L 21/768 ,  H01L 27/04

FI (2)：

H01L 27/04 C ,  H01L 21/90 A

F-Term (29)：

5F033HH08 ,  5F033HH18 ,  5F033HH33 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ33 ,  5F033KK33 ,  5F033MM08 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033NN33 ,  5F033PP19 ,  5F033QQ03 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR04 ,  5F033SS04 ,  5F033SS11 ,  5F033VV10 ,  5F033WW02 ,  5F033XX01 ,  5F033XX14 ,  5F038AC05 ,  5F038AC15 ,  5F038EZ20