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J-GLOBAL ID：200903017430181616

表示用基板の製造方法

Inventor： 野田 和宏 ,  門田 久志 ,  中村 真治 ,  林 久雄
Applicant, Patent owner： ソニー株式会社
Agent (1)： 鈴木 晴敏
Gazette classification：公開公報
Application number (International application number)：1994166044
Publication number (International publication number)：1996015731
Application date： Jun. 24, 1994
Publication date： Jan. 19, 1996
Summary：

【要約】【目的】 表示用基板表面の平坦化を図る際、透明導電膜の成膜条件を改善する。【構成】 表示用基板を製造する際、最初に基板上に薄膜トランジスタを集積形成して下層領域1を設ける。次に、平坦化膜2を塗布して下層領域1表面の微細な凹凸を埋める。続いて、平坦化膜2を選択的にエッチングして下層領域1に連通するコンタクトホール3を設ける。さらに平坦化膜2に対して表面灰化処理を施しコンタクトホール3内のエッチング残渣5を除去する。続いて、平坦化膜2を加熱処理してその表面状態を一様に緻密化及び平滑化する。この後、緻密化及び平滑化された平坦化膜2の表面6に透明導電膜7を成膜する。最後に、透明導電膜7をパタニングしてマトリクス状の画素電極8を形成する。この結果、コンタクトホール3を介して下層領域1に導通する上層領域が設けられる。

Claim (excerpt)：

基板上に薄膜トランジスタを集積形成して下層領域とする第一工程と、該下層領域表面の凹凸を埋める様に平坦化膜を形成する第二工程と、該平坦化膜を選択的にエッチングして該下層領域に連通するコンタクトホールを設ける第三工程と、該平坦化膜に対して表面灰化処理を施しコンタクトホール内のエッチング残渣を除去する第四工程と、該平坦化膜を加熱処理してその表面状態を一様に緻密化及び平滑化する第五工程と、緻密化及び平滑化された該平坦化膜の表面に透明導電膜を成膜する第六工程と、該透明導電膜をパタニングしてマトリクス状の画素電極を形成し該コンタクトホールを介して下層領域に導通する上層領域とする第七工程とを行なう表示用基板の製造方法。

IPC (3)：

G02F 1/136 500 ,  G02F 1/1333 500 ,  H01L 29/786