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J-GLOBAL ID：200903017505222690

複合型半導体集積回路装置

Inventor： 酒井 勲美
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 内原 晋
Gazette classification：公開公報
Application number (International application number)：1991221978
Publication number (International publication number)：1993013732
Application date： Sep. 03, 1991
Publication date： Jan. 22, 1993
Summary：

【要約】【構成】マスタスライス方式の論理回路ブロックとメモリなどの機能ブロックとを同一の半導体チップに備えた複合型半導体集積回路を記載する。機能ブロックはn層の下層金属配線を使用して構成する。チップ表面のうち機能ブロックと重複する部分には第(n+1)層の金属膜を信号配線としては設けず、第(n+2)層以上の金属配線を設ける。【効果】機能ブロックと重複する上記チップ表面部分に設けられる金属配線のステップカバレッジが改善され、クロストークを少なくできる。

Claim (excerpt)：

第1層から第n層までの配線層に各々が配線手段を有する少なくとも1つの機能ブロックと、前記第1層から少なくとも第(n+2)層までの前記配線層に配線手段を有するマスタスライス方式の少なくとも1つの論理回路ブロックと、前記機能ブロックと少なくとも一部が重複する位置で少なくとも前記第(n+2)層に形成した配線層とを有する複合型半導体集積回路装置。

IPC (4)：

H01L 27/118 ,  H01L 21/82 ,  H01L 21/3205 ,  H01L 27/04

FI (4)：

H01L 21/82 M ,  H01L 21/82 W ,  H01L 21/88 K ,  H01L 21/88 A

Patent cited by the Patent：

Cited by examiner (3)

• 特開昭61-015346
  
• 特開昭61-097849
  
• 特開平2-121349