Pat

J-GLOBAL ID：200903017677319564

プレーナ型半導体素子

Inventor： 藤平 龍彦
Applicant, Patent owner： 富士電機株式会社
Agent (1)： 山口 巖
Gazette classification：公開公報
Application number (International application number)：1994117297
Publication number (International publication number)：1995326743
Application date： May. 31, 1994
Publication date： Dec. 12, 1995
Summary：

【要約】【目的】PN接合に印加された逆電圧による電界強度分布の平坦化のための分圧に用いる直列接続容量を、半導体基体面積を大きくしないで設置する。【構成】PN接合終端部の表面を覆う絶縁膜上に直列接続容量を構成する。容量としては導電体/誘電体/導電体構造によるもの、多結晶シリコンを用いたPN接合の接合容量、ショットキー接合の接合容量を利用する。これにより、基体内拡散層による容量を用いる場合に比して基体面積の縮小が可能になる。

Claim (excerpt)：

半導体基体中の第一導電形の半導体領域の表面層に選択的に第二導電形の半導体領域が形成されたものにおいて、両半導体領域の間のPN接合の半導体基体の表面への露出部が絶縁膜に覆われ、その絶縁膜上に複数の容量が、前記PN接合への逆電圧印加時に生ずる電界の方向に平行に直列接続して配列され、その直列接続容量の両端が前記逆電圧を生ずる二つの電位のそれぞれと等電位の電極に接続されたことを特徴とするプレーナ型半導体素子。

IPC (4)：

H01L 29/78 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 29/06

FI (2)：

H01L 29/78 301 X ,  H01L 27/04 C