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J-GLOBAL ID：200903017716531223

強誘電体キャパシタアレイ及び強誘電体メモリの製造方法

Inventor：
西川 尚男

About 西川 尚男

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名取 栄治

About 名取 栄治

, 
森井 克行

About 森井 克行


Applicant, Patent owner：
セイコーエプソン株式会社

About セイコーエプソン株式会社


Agent (1)： 稲葉 良幸 (外2名)
Gazette classification：公開公報
Application number (International application number)：2001018047
Publication number (International publication number)：2001291842
Application date： Jan. 26, 2001
Publication date： Oct. 19, 2001
Summary：
【要約】【課題】 強誘電体キャパシタの製造の際に、強誘電体膜の受けるダメージを軽減する。【解決手段】 複数のキャパシタの各電極対に対応して凹凸パターンが両面に形成される強誘電体膜(13)と、上記複数のキャパシタの各一方の電極が一面に形成された第1の基板(14)と、上記複数のキャパシタの各他方の電極が一面に形成された第2の基板(18)と、上記強誘電体膜の一面側及び上記第1の基板相互間、上記強誘電体膜の他面側及び上記第2の基板相互間にそれぞれ介在して上記キャパシタの強誘電体層の凸部及び上記キャパシタの電極相互間を導電性とする第1及び第2の異方性導電膜(16,17)と、を備える。多数のキャパシタをエッチング(リソグラフィ)プロセスを行うことなく形成することが可能となる。
Claim (excerpt)：
複数のキャパシタに対応した凹凸パターンが両面に形成された強誘電体膜と、前記強誘電体の凸部に対応して配置された一対の電極と、前記強誘電体の凸部と前記電極の間に少なくとも介在して、前記強誘電体膜の凸部と前記電極の間を電気的に接続する異方性導電膜と、を備えたことを特徴とする強誘電体キャパシタアレイ。
IPC (4)：
H01L 27/105 ,  H01L 21/30 ,  H01L 21/316 ,  H01L 27/00 301
FI (4)：
H01L 21/30 ,  H01L 21/316 B ,  H01L 27/00 301 A ,  H01L 27/10 444 C
Patent cited by the Patent：
Cited by applicant (14)
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