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J-GLOBAL ID：200903017927430571
薄膜トランジスタおよびその製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
杉村 次郎
Gazette classification：公開公報
Application number (International application number)：1993109786
Publication number (International publication number)：1994302614
Application date： Apr. 14, 1993
Publication date： Oct. 28, 1994
Summary：
【要約】【目的】 オフセットゲート構造の薄膜トランジスタにおいて、電界緩和領域の幅を常に所期の幅とする。【構成】 ゲート電極25をマスクとしたフォトリソグラフィにより形成したレジストパターン30をマスクとして不純物を注入する。すると、ゲート電極25のサイドエッチ部25aに対応する部分のアモルファスシリコン薄膜28に、不純物が注入されない領域からなる電界緩和領域31bが形成される。この場合、電界緩和領域31bの幅を決定するサイドエッチ部25aの幅dは、絶縁基板21上に堆積したゲート電極形成用膜の膜厚およびこの膜をエッチングする際のエッチング条件に左右されるが、これらの制御を容易にかつ正確に行なうことができる。したがって、電界緩和領域31bの幅を常に所期の幅とすることができる。なお、低濃度不純物領域からなる電界緩和領域を備えたLDD構造の薄膜トランジスタにも適用することができる。
Claim (excerpt)：
半導体薄膜とゲート電極との間にゲート絶縁膜が設けられた薄膜トランジスタにおいて、前記ゲート電極を断面ほぼ台形形状であって両端部にサイドエッチ部を有する構造とし、該ゲート電極の両サイドエッチ部に対応する部分の前記半導体薄膜を電界緩和領域としたことを特徴とする薄膜トランジスタ。
IPC (3)：
H01L 21/336
, H01L 29/784
, H01L 21/266
H01L 29/78 311 P
, H01L 21/265 M
, H01L 29/78 311 G
Cited by examiner (6)
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