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J-GLOBAL ID：200903018119274402

半導体記憶装置

Inventor： 富田 浩由
Applicant, Patent owner： 富士通株式会社
Agent (1)： 青木 朗 (外3名)
Gazette classification：公開公報
Application number (International application number)：1992243120
Publication number (International publication number)：1994096585
Application date： Sep. 11, 1992
Publication date： Apr. 08, 1994
Summary：

【要約】【目的】 本発明は半導体記憶装置に関し、セルに印加される電圧を低減した上で高速動作可能な半導体記憶装置の実現を目的とする。【構成】 セル1を配列したセルアレイと、セル1に記憶された情報が電位差として出力されるビット線と、ビット線に生じた電位差を増幅するセンスアンプ2とを備える半導体記憶装置において、ビット線をセルアレイ内ビット線BL1,/BL1とセンスアンプ内ビット線BL2,/BL2とに分離する分離トランジスタQB1,QB2と、セルアレイ内ビット線BL1,/BL1を第1のリセット電位にリセットする第1リセット手段3と、センスアンプ内ビット線BL2,/BL2を第1のリセット電位より高電位の第2のリセット電位にリセットする第2リセット手段4とを備えるように構成する。

Claim (excerpt)：

セル(1)を配列したセルアレイと、前記セル(1)に記憶された情報が電位差として出力されるビット線と、該ビット線に生じた電位差を増幅するセンスアンプ(2)とを備える半導体記憶装置において、前記ビット線をセルアレイ内ビット線(BL1,/BL1)とセンスアンプ内ビット線(BL2,/BL2)とに分離するトランジスタ(QB1,QB2)と、前記セルアレイ内ビット線(BL1,/BL1)を第1のリセット電位にリセットする第1リセット手段(3)と、前記センスアンプ内ビット線(BL2,/BL2)を前記第1のリセット電位より高電位の第2のリセット電位にリセットする第2リセット手段(4)と、前記分離トランジスタ(QB1,QB2)を、チップ非活性状態ではオフ状態とし、チップ活性後ワード線駆動信号の立ち上がりから所定時間後に、ゲート電位が緩い電位変化をしながらオン状態に立ち上がるように制御する分離ゲート駆動回路(5)とを備えることを特徴とする半導体記憶装置。

Patent cited by the Patent：

Cited by examiner (4)

• 特開平4-042493
  
• 特開平3-222186
  
• 特開平4-167294
  
• 特開昭62-036798