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J-GLOBAL ID：200903018125235940

半導体装置の製造方法

Inventor： 鏡原 雅規
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 丸山 隆夫
Gazette classification：公開公報
Application number (International application number)：1997087105
Publication number (International publication number)：1998284597
Application date： Apr. 07, 1997
Publication date： Oct. 23, 1998
Summary：

【要約】【課題】 デュアルダマシンプロセスで配線間にエアギャップ形成を可能にする。【解決手段】 半導体装置の配線部形成において、スルーホール用とエアギャップ用の穴を同一PR5で開口した後、全面に絶縁膜2を成長させ、開口部3の上部だけを塞いで空洞部4を形成し、次に配線用の溝をPRで開口すると同時にスルーホール部も開口し、続けて全面に金属をスパッタして配線用溝とスルーホールとを埋設し、その後CMPを行うことにより金属を除去して配線部を形成する。

Claim (excerpt)：

下層配線又は下地拡散層上に層間絶縁膜を形成した後、第1のフォトレジスト膜により、スルーホール及びエアギャップを形成するための空洞部となる部分をパターニングし、そのレジスト開口部をエッチングして、上記層間絶縁膜に上記スルーホール及びエアギャップ用の開口部を形成する工程と、上記第1のフォトレジスト膜を除去した後、上記スルーホール及びエアギャップ用の開口部の上部だけを塞ぐように全面に絶縁膜を成長させ、上記空洞部を形成する工程と、第2のフォトレジスト膜で配線形成部をパターニングし、配線部となる溝の底部を上記配線形成部の下にある上記スルーホール用の空洞部の上端部に到達させ、さらに上記スルーホール用空洞部の底部が上記下層配線又は下層拡散層に到達するまでエッチングすることにより、上記スルーホール及びエアギャップを形成する工程とを含むことを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 21/768 ,  H01L 21/3065

FI (2)：

H01L 21/90 N ,  H01L 21/302 J