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J-GLOBAL ID：200903018579408857

半導体装置の製造方法および半導体装置

Inventor： 原 雄次 ,  米谷 統多 ,  ▲高▼橋 紫濃
Applicant, Patent owner： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：1999256599
Publication number (International publication number)：2001085526
Application date： Sep. 10, 1999
Publication date： Mar. 30, 2001
Summary：

【要約】【課題】 WPP技術を用いた半導体装置においてヒューズの変形や断線不良を抑制または防止する。【解決手段】 WPP技術を用いた半導体装置の製造工程において、ヒューズ13を最上の配線層上の無機系絶縁膜で構成される第1の表面保護膜8a上に直接接した状態で形成するものである。

Claim (excerpt)：

(a)半導体ウエハに複数の半導体チップを形成する工程、(b)前記複数の半導体チップに対して、半導体ウエハの状態のまま一括してパッケージ・プロセスを施す工程を有し、前記(a)工程は、(a1 )前記半導体ウエハの複数の半導体チップに素子を形成する工程、(a2 )前記半導体ウエハの複数の半導体チップ上に配線層を形成する工程、(a3 )前記半導体ウエハ上に、前記配線層の最上の配線層に形成された第1の電極を覆う第1の無機系絶縁膜を形成する工程を有し、前記(b)工程は、(b1 )前記第1の無機系絶縁膜上に第1の有機系絶縁膜を形成する工程、(b2 )前記複数の半導体チップの各々においてヒューズ形成領域の第1の有機系絶縁膜を除去することにより、前記第1の無機系絶縁膜を露出させる工程、(b3 )前記第1の有機系絶縁膜上に、第1の導体膜および第2の導体膜の積層膜からなる配線パターンを形成し、かつ、前記第1の無機系絶縁膜上に接した状態で前記第1の導体膜をパターニングしてなるヒューズを形成する工程を有することを特徴とする半導体装置の製造方法。

IPC (4)：

H01L 21/82 ,  H01L 21/56 ,  H01L 21/60 ,  H01L 23/12

FI (6)：

H01L 21/82 F ,  H01L 21/56 E ,  H01L 21/92 602 L ,  H01L 21/92 604 S ,  H01L 21/92 604 Q ,  H01L 23/12 L

F-Term (10)：

5F061AA01 ,  5F061BA03 ,  5F061CA05 ,  5F064AA07 ,  5F064BB13 ,  5F064FF02 ,  5F064FF04 ,  5F064FF27 ,  5F064FF42 ,  5F064FF45