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J-GLOBAL ID：200903018656146666
RAMライトプロテクト回路
Inventor：
,
Applicant, Patent owner：
,
Agent (1)：
工藤 宣幸 (外2名)
Gazette classification：公開公報
Application number (International application number)：1991251309
Publication number (International publication number)：1993088985
Application date： Sep. 30, 1991
Publication date： Apr. 09, 1993
Summary：
【要約】【目的】 CPU11が暴走しても、RAM18の書込み禁止状態が解除されて誤書込みになるのを防止し、RAMに蓄積されたデータ等を確実の保護する。【構成】 情報を記憶しておくRAM18と、RAM18への書込みを制御するため2段にカスケード接続された2つのF/F14,16と、これら制御条件を決めるアドレスデコーダ12、第1ゲート回路13及び第2ゲート回路15と、アドレスデコーダ12からの信号を2つのF/F14,16に出力してこれらをリセットするためのORゲート回路19と備え、第1F/F14への“1”信号書込み条件及び第2F/F16への“1”信号書込み条件をそれぞれ異なる条件にして、それぞれの条件で連続して書込み制御を実行しなければ、第3ゲート回路17を開制御できず、RAM18へのデータ書込みができないようにする。
Claim (excerpt)：
情報を記憶しておくランダムアクセスメモリと、このランダムアクセスメモリへの書込みを制御して誤書込みを防止する書込み制御部とを備えたRAMライトプロテクト回路において、前記書込み制御部を複数個カスケード接続して設け、各書込み制御部を、それぞれ異なる制御条件で、かつその直上位の書込み制御部が書込み解除状態になったことを条件として前記ランダムアクセスメモリの書込みを解除するように設定したことを特徴とするRAMライトプロテクト回路。
Patent cited by the Patent：
Cited by examiner (6)
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