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J-GLOBAL ID：200903018852026571
半導体素子
Inventor：
Applicant, Patent owner：
Agent (1)：
志賀 富士弥 (外1名)
Gazette classification：公開公報
Application number (International application number)：1997247944
Publication number (International publication number)：1999087690
Application date： Sep. 12, 1997
Publication date： Mar. 30, 1999
Summary：
【要約】【課題】 電力用の半導体素子を高耐圧化させる。【解決手段】 半導体基板であるN-型ベース層1の下面側にP型コレクタ層2を形成する。そして、前記N-型ベース層1の上面側において、最外P型ウェル層4aが形成される部分とP型ガードリング層9aが形成される部分(素子端部)とに、トレンチ溝10aをあらかじめ形成する。P型ウェル層4を形成する部分と前記トレンチ溝10aとを同時に熱処理によりP型拡散させて、それぞれP型ウェル層4(最外P型ウェル層4aを含む)とP型ガードリング層9aを形成すると、P型ウェル層4よりも最外P型ウェル層4aとP型ガードリング層9aとが深く形成される。そして、P型ウェル層4にソース層5a,5bを各々形成し、最外P型ウェル層4aにソース層5aを形成し、絶縁膜6,ゲート電極7,ソース電極8をそれぞれ所定の位置に設けて、MOS制御トランジスタ20aが構成される。
Claim (excerpt)：
半導体基板であるN型半導体のベース層の一方の主面側にはP型半導体のコレクタ層、その他方の主面側で中央部にはP型半導体のウェル層を複数個それぞれ所定間隔を隔てて形成し、前記ウェル層の両端にそれぞれN型半導体のソース層を形成し、前記N型半導体のベース層の他方の主面側で外周部には、P型半導体のガードリング層が前記P型半導体のウェル層から所定間隔を隔てて少なくとも一つ以上形成され、前記P型半導体のコレクタ層の表面にはドレイン電極を設け、前記N型半導体のソース層と隣り合う2つのP型半導体のウェル層間とに沿って絶縁ゲート電極をそれぞれ設けるとともに、前記絶縁ゲート電極を覆うように前記N型半導体のベース層の他方の主面側で中央部にソース電極を設けた半導体素子において、前記P型半導体のガードリング層には、あらかじめ半導体基板の表面にエッチングにより同じ深さの溝を形成しておき、前記P型半導体のウェル層と同じ熱処理によりP型半導体のガードリング層を拡散させて、P型半導体のウェル層よりP型半導体のガードリング層が深く形成されることを特徴とする半導体素子。
FI (2)：
H01L 29/74 N
, H01L 29/74 B
