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J-GLOBAL ID：200903019038322611
半導体装置の製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
岡本 啓三
Gazette classification：公開公報
Application number (International application number)：1992221462
Publication number (International publication number)：1994069438
Application date： Aug. 20, 1992
Publication date： Mar. 11, 1994
Summary：
【要約】【目的】本発明は、p+シリコンゲート電界効果トランジスタを有する半導体装置の製造方法に関し、ゲート電極としての半導体膜中に導入されたボロンが下方のチャネル領域層に拡散するのを抑制し、短チャネル効果の抑制が有効に行われるようにすることができる半導体装置の製造方法の提供を目的とする。【構成】シリコン基板13上にシリコン酸化膜15を形成した後、イオン注入によりシリコン酸化膜15に窒素を導入し、続いて加熱処理する工程と、シリコン酸化膜15の表層を除去し、窒素濃度の高い領域を表出する工程と、シリコン酸化膜15a上にシリコン膜を形成した後、シリコン膜にボロンを導入する工程と、シリコン膜をパターニングしてゲート電極を形成する工程とを含み構成する。
Claim (excerpt)：
一導電型の半導体基板上にゲート絶縁膜と、該ゲート絶縁膜上の反対導電型不純物を含む半導体膜からなるゲート電極と、前記ゲート電極の両側の半導体基板の表層の反対導電型のソース/ドレイン領域層と、該ソース/ドレイン領域層と接続するソース/ドレイン電極とを有する半導体装置の製造方法であって、前記半導体基板上に前記ゲート絶縁膜となる絶縁膜を形成した後、前記絶縁膜中の導電型不純物の拡散を抑制する元素を該絶縁膜に導入する工程と、前記絶縁膜上に前記半導体膜を形成した後、該半導体膜に反対導電型不純物を導入する工程と、前記半導体膜をパターニングしてゲート電極を形成する工程とを有する半導体装置の製造方法。
FI (2)：
H01L 27/08 321 N
, H01L 27/08 321 E
