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J-GLOBAL ID：200903019069468550

ディジタルPLL回路及びその起動方法

Inventor： 福士 幹雄
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 後藤 洋介 (外2名)
Gazette classification：公開公報
Application number (International application number)：1996111488
Publication number (International publication number)：1997298460
Application date： May. 02, 1996
Publication date： Nov. 18, 1997
Summary：

【要約】【課題】 GMSK変調方式を採用する無線データ通信用受信装置に使用されるDPLL回路の、回路規模の縮小及び、ロックインタイムの短縮を目的とする。【解決手段】 データラッチ回路23と減算器24とは入力される位相データからシンボル毎の位相情報差を求める。変調成分除去回路25は位相情報差から変調成分を取り除く。周波数誤差演算回路26はnシンボル区間、位相情報差を積算し、積算値を1/n倍してnシンボル区間の平均周波数誤差値とし、ループフィルタ32へ出力する。位相誤差演算回路27は、周波数誤差演算回路からの積算値をさらにnシンボル区間積算し、2/n倍する。加算器28は、位相誤差演算回路の出力に、データラッチ回路22がラッチする初期位相を加算し、位相誤差値としてNCO33へ出力する。平均周波数誤差値と位相誤差値とがプリセットされるタイミングでループ部36は動作を開始する。

Claim (excerpt)：

位相比較手段、位相調整手段、ループフィルタ、及び数値制御発振器を含むループ部を有するディジタルPLL回路において、前記位相比較手段に連続的に入力される位相データのうち連続するn+1シンボル分のデータから平均周波数誤差及び位相誤差情報を求める初期設定手段と、前記位相比較手段に連続的に入力される位相データを1シンボル分だけ遅延させる遅延手段と、前記初期設定手段手段及び前記ループ部の動作タイミングを制御して、前記平均周波数誤差が前記ループフィルタにプリセットされ、かつ前記位相誤差情報が前記通知制御発振器にプリセットされたときに前記ループ手段を起動するタイミング制御手段を設けたことを特徴とするディジタルPLL回路。

IPC (4)：

H03L 7/06 ,  H03L 7/113 ,  H04L 7/033 ,  H04L 27/14

FI (4)：

H03L 7/06 B ,  H03L 7/10 B ,  H04L 7/02 B ,  H04L 27/14 B