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J-GLOBAL ID：200903019159837295

半導体装置の製造方法

Inventor： 新井 範久
Applicant, Patent owner： 東芝マイクロエレクトロニクス株式会社 ,  株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1995135225
Publication number (International publication number)：1996330436
Application date： Jun. 01, 1995
Publication date： Dec. 13, 1996
Summary：

【要約】【目的】2つの異なったゲート酸化膜厚を有する素子を同一基板上に備えた半導体装置の製造方法のポリバッファプロセスにおいて、高密度化、高速化、低コスト化の方法を提供することを目的としている。【構成】半導体基板101上に素子分離絶縁膜102及びゲート絶縁膜103を形成した後、将来、ゲート電極の一部となる第1の多結晶シリコンを形成する工程において、同時に抵抗素子を形成する。また、その後の工程の中で抵抗素子となる多結晶シリコン104上にシリコン酸化膜106が形成され、高融点金属109とのポリサイド化を防止し、多結晶シリコン及び高融点金属除去の際のエッチングストッパとして機能することを特徴としている。異なったゲート酸化膜厚を有する素子を構成するどちらか一方のゲート電極の一部を、内部電位コントロールに欠かすことのできない高抵抗素子として利用する。

Claim (excerpt)：

半導体基板の表面にそれぞれ異なる膜厚のゲート絶縁膜を有する第1のMOS型トランジスタ、及び第2のMOS型トランジスタ、及び抵抗素子が同一基板上に混在してなる半導体装置の製造方法であって、半導体基板上に素子分離絶縁膜及び第1のMOS型トランジスタを構成するためのゲート絶縁膜を形成する工程と、前記素子分離絶縁膜の上及び前記ゲート絶縁膜の上に前記抵抗素子及び前記ゲート電極の一部となる多結晶シリコン膜をそれぞれ形成する工程と、前記第1のMOS型トランジスタ形成予定領域及び前記抵抗素子の形成予定領域上にレジストパターンを形成する工程と、前記レジストパターンをマスクとして前記第2のMOS型トランジスタの形成領域に位置する前記多結晶シリコンを除去するとともに前記抵抗素子をパターンニングする工程と、を具備することを特徴とする半導体装置の製造方法。

IPC (6)：

H01L 21/8234 ,  H01L 27/088 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/10 481 ,  H01L 29/78

FI (4)：

H01L 27/08 102 C ,  H01L 27/10 481 ,  H01L 27/04 P ,  H01L 29/78 301 X