Pat

J-GLOBAL ID：200903019220444048

半導体装置およびその製造方法

Inventor： 井口 英里 ,  脇 弘道 ,  森 光廣 ,  和田 直憲
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 梶原 辰也
Gazette classification：公開公報
Application number (International application number)：1998311969
Publication number (International publication number)：2000138286
Application date： Nov. 02, 1998
Publication date： May. 16, 2000
Summary：

【要約】【課題】 FRAMにおけるメモリ部のQswを高める。【解決手段】 ウエハ30におけるFRAMのメモリセルにおいて、サブストレート31のフィールド膜32上に敷設された下地膜33上に下部電極34が形成され、下部電極34上にメモリ部35が形成され、メモリ部35上に上部電極36が形成され、上部電極36上に上部電極36を被覆するシールド膜37が形成され、シールド膜37上にパッシベーション膜38が形成され、膜37、38には大テーパのコンタクトホール41が高いエッチング圧力を用いたRIE装置によって形成されている。【効果】 RIE装置によるエッチングダメージが上部電極に及ぶ面積を低減できるため、上部電極のQswを向上でき、安定性の高いFRAMが得られる。

Claim (excerpt)：

金属からなるパターンの上に形成された絶縁膜にコンタクトホールが開設されている半導体装置において、前記コンタクトホールの底の径が開口の径よりも小さく形成されていることを特徴とする半導体装置。

IPC (8)：

H01L 21/768 ,  H01L 21/3065 ,  H01L 27/10 451 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (6)：

H01L 21/90 A ,  H01L 27/10 451 ,  H01L 21/302 M ,  H01L 21/302 C ,  H01L 27/10 651 ,  H01L 29/78 371

F-Term (36)：

5F001AA17 ,  5F001AD33 ,  5F001AD90 ,  5F001AF05 ,  5F001AG10 ,  5F004AA06 ,  5F004AA12 ,  5F004BA08 ,  5F004BB13 ,  5F004CA02 ,  5F004DA04 ,  5F004DB03 ,  5F004EB01 ,  5F004EB03 ,  5F033KK17 ,  5F033NN32 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ13 ,  5F033QQ15 ,  5F033QQ34 ,  5F033QQ37 ,  5F033RR01 ,  5F033RR04 ,  5F033TT02 ,  5F033WW01 ,  5F033WW05 ,  5F083FR01 ,  5F083GA11 ,  5F083GA27 ,  5F083JA15 ,  5F083JA38 ,  5F083MA01 ,  5F083MA18 ,  5F083PR03 ,  5F083ZA11