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J-GLOBAL ID：200903019260481094

折り重ね式メモリー層

Inventor： グデセン、ハンス、グデ ,  ノーダル、ペル - エリク
Applicant, Patent owner： シン フイルム エレクトロニクス エイエスエイ
Agent (4)： 浅村 皓 ,  浅村 肇 ,  安藤 克則 ,  池田 幸弘
Gazette classification：公表公報
Application number (International application number)：2003548255
Publication number (International publication number)：2005510866
Application date： Nov. 29, 2002
Publication date： Apr. 21, 2005
Summary：

マトリックスをアドレスすることが可能なメモリー・アレー(M)のワード・ライン(2)およびビット・ライン(4)を形成するストライプ状電極を包含する第一および第二の電極層(2;4)の間に挟持されているメモリー材料を有する強誘電性あるいはエレクトレット・ボリュームメトリック型メモリー装置において、メモリー・セルがワード・ライン(2)およびビット・ライン(4)の交差点の間に挟持されたメモリー材料の容積内に画定されており、かつ複数のメモリー・アレーがスタック内に配置されている。メモリー・アレー(M)のスタック(S)は互いに折り重ねられおよび/あるいは編まれた2個以上のリボン状構造体(R)から形成されている。各々のリボン状構造体(R)は非導電性材料からなるフレキシブルな基板(3)と電極層(2;4)から構成され、同電極層(2;4)は基板の各々の表面上に形成され、リボン状構造体(R)に沿って延びる平行でストライプ状電極により構成されている。メモリー材料(1)の一層は、電極層のひとつを覆っており、これによりスタック(S)内での各々のメモリー・アレー(M)は、一対の隣接するリボン状構造体(Rk,Rk+1)を部分的に重複させることにより形成され、実質的に直交するように交差する。

Claim (excerpt)：

強誘電性あるいはエレクトレットのメモリー材料(1)が、各々がマトリックスをアドレスすることが可能なメモリー・アレー(M)のワード・ライン(2)およびビット・ライン(4)を形成する第一および第二の平行なストライプ状電極を包含する第一および第二の電極層(2,4)の間に挟持されており、同アレーのワード・ライン(2)およびビット・ライン(4)は互いに実質的に直角をなしており、メモリー・セルがワード・ライン(2)およびビット・ライン(4)の各々の交差点の間に挟持されたメモリー材料(1)の容積内に画定されており、かつ複数のメモリー・アレーが、少なくとも1個のメモリー・アレー・スタックがボリュームメトリック構造を有するメモリー装置を実現するように、少なくとも1個のスタック(S)に配置されているボリュームメトリック型メモリー装置において、 メモリー・アレー(M)のスタック(S)が互いに折り重ねられおよび/あるいは編まれた2個以上のリボン状構造体(R)から形成されており、各々のリボン状構造体(R)は非導電性材料からなるフレキシブルな基板(3)、各々が基板表面上に配置される第一および第二の電極層(2、4)(各々の電極層はリボン状構造体(R)に沿って延びる平行でストライプ状電極により構成されている)およびそれの電極層のひとつを覆い、リボン状構造体の両端の間で中断されることなく延びているメモリー材料(1)からなる層により構成されており、 そこではスタック(S)内での各々のメモリー・アレー(M)は、実質的に直交するように互いに折り重ねられおよび/あるいは編まれた一対の隣接するリボン状構造体(R)を部分的に重複させることにより形成され、またスタック(S)内メモリー・アレー(M)のワード・ライン(2)とメモリー層(1)は隣接するリボン状構造体(R)の第一の対に収納され、ビット・ライン(4)はそれの第二の対に収納されることを特徴とするボリュームメトリック型メモリー装置。

IPC (2)：

H01L27/105 ,  H01L27/10

FI (2)：

H01L27/10 444Z ,  H01L27/10 451

F-Term (7)：

5F083FR01 ,  5F083GA10 ,  5F083HA02 ,  5F083HA10 ,  5F083JA60 ,  5F083LA12 ,  5F083LA16