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J-GLOBAL ID：200903019298973128

MOS型半導体記憶装置

Inventor： 五十嵐 泰史
Applicant, Patent owner： 沖電気工業株式会社
Agent (1)： 清水 守 (外3名)
Gazette classification：公開公報
Application number (International application number)：1991272970
Publication number (International publication number)：1993251710
Application date： Oct. 22, 1991
Publication date： Sep. 28, 1993
Summary：

【要約】【目的】 メモリセルとなるトランジスタを立体的に構成し、1ビット毎の消去が可能で、書き込みも1ビット毎にでき、書き込み/読み出しが速く、しかも小型化に伴う性能の劣化をなくす。【構成】 MOS型半導体記憶装置において、Si基板1上に形成されるSi柱3と、そのSi柱3のまわり及びSi基板1上に形成されるトンネル酸化膜6と、Si柱3のまわり及びそれに接するSi基板1表面に形成されるフローティングゲート8と、そのフローティングゲート8の表面に形成されるゲート酸化膜10と、そのゲート酸化膜10の表面に形成されるコントロールゲート12と、Si柱3の上部に形成されるソース拡散層13と、Si柱3の基部およびトンネル酸化膜6下のSi基板1に形成されるドレイン拡散層5とを形成する。

Claim (excerpt)：

(a)半導体基板上に形成されるシリコン柱と、(b)該シリコン柱のまわり及び半導体基板上に形成されるトンネル酸化膜と、(c)前記シリコン柱のまわり及びそれに接する半導体基板表面に形成されるフローティングゲートと、(d)該フローティングゲート表面に形成されるゲート酸化膜と、(e)該ゲート酸化膜上に形成されるコントロールゲートと、(f)前記シリコン柱の上部に形成されるソース拡散層と、(g)前記シリコン柱の基部および前記トンネル酸化膜下の半導体基板に形成されるドレイン拡散層とを具備することを特徴とするMOS型半導体記憶装置。

IPC (2)：

H01L 29/788 ,  H01L 29/792