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J-GLOBAL ID：200903019620058910

ゲルマニウム層を使用した大誘電率ゲートの構造と方法

Inventor：
奥野 泰利

About 奥野 泰利

, 
スコット アール.サマーフェルト

About スコット アール.サマーフェルト


Applicant, Patent owner：
テキサス インスツルメンツ インコーポレイテツド

About テキサス インスツルメンツ インコーポレイテツド


Agent (1)： 浅村 皓 (外3名)
Gazette classification：公開公報
Application number (International application number)：1998368141
Publication number (International publication number)：1999251593
Application date： Dec. 24, 1998
Publication date： Sep. 17, 1999
Summary：
【要約】【課題】 集積回路内の金属-絶縁体-半導体電界効果トランジスタの構造と形成方法。【解決手段】 方法は、半導体基板20上にゲルマニウム層52を形成し、ゲルマニウム層の上に大誘電率ゲート誘電体56を沈積し、ゲート誘電層上にゲート電極60を形成する。ゲート誘電体の各側上の基板内にソースおよびドレインの領域64を形成する。好ましくはエピタキシャル的に生成される前記ゲルマニウム層は、一般にゲート誘電体と半導体基板の間の低誘電率層の形成を防止する。構造は半導体基板上に沈積されるゲルマニウム層52と、その上に沈積される大誘電率ゲート誘電体(例えば五酸化タンタル56)と、ゲート誘電体上に沈積されるゲート電極60を含む。この構造は、ゲート誘電体の各側上に配置されたソースおよびドレインの領域64を含む。
Claim (excerpt)：
集積回路内にMIS電界効果トランジスタを形成する方法であって、シリコン基板上にゲルマニウム層を形成することと、前記ゲルマニウム層に大誘電率ゲート誘電体を沈積し、これにより前記ゲルマニウム層が前記ゲート誘電体と前記基板の間に低誘電率層の形成を防止することと、前記ゲート誘電体上にゲート電極を形成することを含んでなる、前記方法。
IPC (5)：
H01L 29/78 ,  H01L 21/8234 ,  H01L 27/06 ,  H01L 27/108 ,  H01L 21/8242
FI (4)：
H01L 29/78 301 G ,  H01L 27/06 102 C ,  H01L 29/78 652 T ,  H01L 27/10 651
Patent cited by the Patent：
Cited by examiner (4)
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