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J-GLOBAL ID：200903019724858137

入力/出力接続部とデバイスの同時テスト方法とその装置

Inventor： ナーミ ティー.ジャーワラ ,  チ ワン ヨー
Applicant, Patent owner： アメリカン テレフォン アンド テレグラフ カムパニー
Agent (1)： 三俣 弘文
Gazette classification：公開公報
Application number (International application number)：1993048747
Publication number (International publication number)：1994018620
Application date： Feb. 16, 1993
Publication date： Jan. 28, 1994
Summary：

【要約】【目的】 テスト信号と同期させる必要なしに、回路板上の境界走査デバイスおよび回路板I/O接続の両方を同時にテストする方法を提供する。【構成】 この非同期同時テストは回路板と嵌合するシリアル・テスト・イクステンション・モジュール(STEM)を用いる境界走査技術により実施できる。STEMは、回路板と嵌合されたときに、別の回路板の入力/出力接続と電気的接続を形成する境界走査レジスタを1個以上含有する。STEM内の境界走査レジスタは鎖状に直列に接続される。すなわち、境界走査デバイス内の直列に接続された境界走査レジスタの鎖と直列に接続される。既知のビットストリームを境界走査レジスタの鎖に発射し、その後、ビットをシフトアウトさせ、無欠陥状態を示す基準ビットストリームと比較することにより、入力/出力接続およびデバイス内の欠陥を検出できる。

Claim (excerpt)：

第1境界走査レジスタ(20)を含有する回路板(10)上のデバイス(12i )と回路板(10)の入力/出力接続部(16)とをテストする方法において、前記各入力/出力接続部(16)を別の第2境界走査レジスタ(36)に結合するステップと、前記各第2境界走査レジスタ(36)を各第1境界走査レジスタ(20)と直列に接続して連鎖を形成するステップと、既知のビットストリームを前記連鎖に入力し、前記ビットストリーム中のビットを連鎖内のレジスタの一つにラッチさせるステップと、前記連鎖にラッチされたビットをシフトアウトさせるステップと、前記連鎖からシフトアウトされたビットを、無欠陥条件下における前記連鎖からシフトアウトされたビットに相当する基準ビットストリームと比較するステップとからなることを特徴とする入力/出力接続部とバイスの同時テスト方法。